学科前沿作业new

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1、物联网工程学院《学科前沿进展专题》课程论文专用集成电路设计流程姓名：杨海平学号：0301110115签名：成绩：摘要：ASIC设计描述包括了行为，结构和物理三个方面，每个方面又可以分成若干个层次，ASIC设计过程实际上就是设计描述，转换和验证的过程，设计通常从电路或系统的行为描述开始，然后转换到结构，最后是物理实现，ASIC的物理实现由多种形式，包括掩膜式ASIC(Applicationspecificintegratedcircuit)，可编程的FPGA(FieldProgrammableGateArray)，以及采用通用器件的印刷电路板（PCB），从设计层次来看

2、，设计过程是从系统级，寄存器传输级，逻辑级到版图级，根据电路规范设计从系统级构思和描述开始逐步具体化，最后生成掩膜版的数据文件。关键词：ASIC；设计流程；Bottom-Up设计；Top-Down设计1引言2Bottom-Up设计和Top-Down设计ASIC的设计流程主要有两种：自底向上流程（Bottom-Up）设计和自顶向下（Top-Down）设计。2.1Bottom-Up设计流程自底向上设计是集成电路和PCB板的传统Bottom-Up的设计流程如图1所示，系统设设计方法。该方法盛行于七八十年代，它沿用了计是采用人工方法进行的，在分析电路指标性能传统硬件的设计思

3、想和设计过程，对于电子设计的基础上，画出系统整体结构框图，功能划分和自动化，即EDA（ElectronicDesignAutomation）主要参数的估算，确定每个功能块的功能指标。工具的要求比较低，Bottom-Up方法对于集成度设计从逻辑级开始，采用逻辑单元和少数行为级在一万门以内的ASIC设计是行之有效的。但是模块构成层次式模型进行层次设计，从门级开始到了八十年代中后期，集成电路发展到超大规模逐级向上组成RTL（RegisterTransmissionLevel）阶段后，该方法的不足之处也暴露出来了。首先级模块，再由若干RTL模块构成电路系统。是设计人员难以处

4、理超大规模电路逻辑结构的每个细节；由于设计是从结构级开始，使得设计人员无法把握电路总体的结构和性能。往往设计向上进行到系统级才发现无法满足设计规范时，就需要修改以前的设计，这样就会使设计出现多次反复，其后果是设计效率低，周期长，一次设计成功率低。自顶向下的设计贯穿在整个集成电路设计过程中，从确定电路系统的性能指标开始，自系统级，寄存器传输级，逻辑级知道物理级（版图级）逐级细化，并逐级验证期功能和性能。当设计规模增加至几万门和几十万门后，Top-Down设计方法在EDA工具的支持下逐步成为集成电路主图1Bottom-Up设计流程要的设计流程和方法。物联网工程学院《学科

5、前沿进展专题》课程论文比较符合实际工艺的情况，那么布局布线实际的2.2Top-Down设计流程分布参数造成的延时又怎样能在逻辑模拟中体现自顶上下的设计贯穿在整个IC设计过程中，出来，使逻辑设计和物理设计保持一致呢？在实从确定电路系统的性能指标开始，自系统级，寄际设计中安排了版图后仿真这一步骤，将版图分存器传输级，逻辑级直到物理级逐级细化，并逐布参数折算成延时参数反标注到门级电路中一起级验证其功能和性能。进行模拟。对于时序要求高的电路仅这样做还不Top-Down的设计步骤如图2所示。在系统能做到设计一次成功，这是由于前后设计步骤相级设计中，首先确定ASIC的功能要求和

6、性能指互有一定前置关系设计中往往需要重复修正才能标，并通过算法分析进一步确定电路的实现结构；成功。预布局时序验证是正对这一问题而采取的然后进行结构划分，将整个电路系统分解成若干步骤，尤其是对于规模较大的电路，可以采用预功能模块（RTL模块）或称为子系统，同时确定布局工具进行预布局，该步骤比实际布局布线要每个功能块的功能及时序要求。接着是用VHDL简单和快捷，对实际布局布线产生的分布参数做（VeryHighSpeedIntegratedCircuitDescription出预测或估算，由此减少了设计的前后反复，加Language）或Verilog语言对每个功能块进行行

7、为快了设计周期。级描述和模拟。也有些EDA系统能支持流程图，真值表和方框图等形式的行为描述和仿真，并能将这些行为描述自动转换成VHDL或者C语言，通过上述高层的设计和分析，在设计概念和算法上建立起一个系统模型，并能在与实现工艺无关的行为级确定一种可行的最佳实现方案。从电路行为到逻辑结构的转换是由逻辑综合这一步骤自动进行的。逻辑综合室采用编译方法，自动生成与行为级描述等效的门级逻辑电路的过程，并且在综合的过程中可以根据具体情况对电路的速度，面积和功耗等指标进行优化。测试综合是为了电路的可测性而设置的步骤，它同样是通过编译方法在逻辑综合产生的门级逻辑电路基础上，自动