soc设计的模拟_混合信号验证

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1、IC设计■Synopsys公司GeoffreyYingSoC设计的模拟/混合信号验证引言下进行早期的集成验证，以确保功在全芯片环境下对电路的功能和时在芯片工艺的几何尺寸发展到能符合要求；序进行分析的途径，但由于在门级纳米级的情况下，即使是数字逻辑ꔠ对于同样规模的数字和模拟电路和晶体管级上的仿真速度存在电路的性能也趋向于与模拟电路类电路模块“(BigD，BigA”)的设极大的差别，这种方法的计算强度似，对于这些高性能的设计，基于计，验证周期更长；非常大。如果设计的数字部分采用单元的验证工作流程已经不足以应ꔠ将更大的定制模拟电路同硬了标准的CMOS逻辑电路，并带有付；设计师需要提供定制设

2、计，以宏单元中标准的CMOS逻辑电路相满幅输入输出的功能，那么在此采达到对晶体管级效应进行准确模拟集成；用晶体管级的模拟就有点小题大的目的。ꔠ要避免由于复杂的模拟和数做。而且，等到设计周期的末期再这些发展趋势给验证领域带来字接口出现的错误影响到芯片的功执行全芯片的模拟，会延迟对在技了若干重大的挑战：能和时序。术规范定义阶段就已存在的缺陷的ꔠ要将定制设计和基于单元的检测。工作流程相结合，无需集成任何验当今的混合信号验证工作流程证方法；较为成功的验证流程是，在晶NanoSim技术：高速度和大ꔠ要求在完整的芯片应用环境体管级上对整个芯片进行模拟。这容量的晶体管级模拟需要对设计进行完整Nan

3、oSim是一个高速的晶体管的晶体管级的描述，级电路模拟和分析工具，是一种性因此只能在设计周期能可靠且易于使用的解决方案，其的结束阶段进行，即模拟速度高于SPICE几个数量级，在所有单元和定制设适用于数百万晶体管级的设计，对计的模块均已完成的在0.13微米及以下设计的模拟精度条件下进行。可与SPICE相媲美。图1传统的SPICE与NanoSim的比较利用“快速NanoSim的高性能和强大能力SPICE”工具所提供源自于所采用的智能化分区技术，的高速度和大容量，以及将基于事件的模拟和基于时序设计师可以在晶体管的模拟相结合的技术。典型的级上对各个模块进行SPICE引擎将整个设计处理为一个模

4、拟，还可以对整个单块集成电路，并在每个时间点对芯片进行模拟。虽然所有的节点进行模拟。而NanoSim图2NanoSim所使用的器件模型这一方法提供了一个使用一种“分割解决”的方法(见图142003.12电子设计应用www.eaw.com.cnIC设计1)，设计过程根据不同的通道连接，统的硬件描自动分割为较小的模块。因此，任述语言。何给定的模块或分区只有在输入控Verilog-A语制节点被触发时才能进行模拟，所言允许用户以并不是所有的模块均能在每一个定义模拟行时间点得到模拟。对这些较小的模为，包括对图3同一设计的两种不同模拟视图块进行独立的模拟也有助于直流和系统和模块瞬态的收敛。的高级

5、行为NanoSim通过在一定范围应用和结构的描器件模型来达到精度与速度之间的述。Verilog-平衡，例如用于数字逻辑电路的分A语言模块段线性(PWL)模型，以及用于模拟被用来以数偏置电路的精准(ACC)模型，如图学方式描述2所示。NanoSim能够自动检测出设电路模块的图4采用SPICE顶层体系的混合信号的设计实例计中的各种电路结构，例如模拟偏行为，即把置电路和数字单元，然后针对这些端口和参数加到实例化的模块中。Verilog和VHDL语言的设计。电路结构使用适当的器件模型。这Verilog-A语言可以对传统的系NanoSim和VCS之间紧密的一点保证了设计中广泛的频率范统进行描述

6、，也可以用于描述高级集成，提供了将门级电路的速度与围，即从较高的模拟锁相环、数字或信号流的系统。NanoSim通过模晶体管级的精度进行灵活控制的能定制逻辑到混合信号电路，如数字拟数字功能建模接口(ADFMI)对力。这种集成基于两种工具直接的信号处理器，均可进行准确的模Verilog-A的扩展，从而能够开发出内核间的优化连接，将内核同步对拟。通过对深亚微米，如和电压相事件驱动的离散模型。速度的影响降至最低。关的米勒效应、串扰分析和地线反与其它基于SPICE的模拟器所NanoSim与VCS的集成采用了弹效应进行准确的建模来保证接近进行的对Verilog-A模块的模拟相独特的机理，在数模边

7、界完成逻辑硅的工艺。比，NanoSim在速度上的优势是非到电压以及电压到逻辑的转换。它NanoSim具有完整的时序和功常突出的，因为它使用了NanoSim采用了电阻映射表来匹配用于数模耗诊断功能，便于进行设计查错，相同的高速“快速SPICE”引擎。转换的驱动电阻，而MOSFET开启并有助于在设计早期查明设计缺NanoSim对Verilog-A语言的支持为电阻用于匹配模数转换的数字信号陷，以避免芯片的重新加工。设计师提供了一条在技术规范定义强度。用户可以创建