通信SoC RapidIO验证平台设计

通信SoC RapidIO验证平台设计

ID:42870515

大小:4.49 MB

页数:86页

时间:2019-09-20

通信SoC RapidIO验证平台设计_第1页
通信SoC RapidIO验证平台设计_第2页
通信SoC RapidIO验证平台设计_第3页
通信SoC RapidIO验证平台设计_第4页
通信SoC RapidIO验证平台设计_第5页
资源描述:

《通信SoC RapidIO验证平台设计》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、??硕士学位论文II通信SoCRapidIO验证平台设计作者姓名张康^学校导师姓名、职称李娅妮副教授企业导师姓名、职称杨海波高工申请学位类别工程硕士??学校代码0701学号15111227951TN4密级公开分类号西安电子科技大学硕士学位论文通信SoCRapidIO验证平台设计作者姓名:张康领域:软件工程学位类别:工程硕士学校导师姓名、职称:李娅妮副教授企业导师姓名、职称:杨海波高工学院:微电子学院提交日期:2018年4月

2、DesignofRapidIOtestbenchbasedoncommunicationSoCAthesissubmittedtoXIDIANUNIVERSITYinpartialfulfillmentoftherequirementsforthedegreeofMasterinSoftwareEngineeringByZhangKangSupervisor:LiYaniTitle:AssociateProfessorYangHaiboTitle:SeniorEngineerApril2018西安电子科技大学学位论文独创

3、性(或创新性)声明秉承学校严谨的学风和优良的科学道德,本人声明所呈交的论文是我个人在导师指导下进行的研宄工作及取得的研宄成果。尽我所知,除了文中特别加以标注和致谢中所罗列的内容以外,论文中不包含其他人己经发表或撰写过的研宄成果;也不包含一为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我同工作的同志对本研宄所做的任何贡献均己在论文中作了明确的说明并表示了谢意。一。学位论文若有不实之处,本人承担切法律责任:'凝I日期:本人签名西安电子科技大学关于论文使用授权的说明本

4、人完全了解西安电子科技大学有关保留和使用学位论文的规定,即:研究生在校攻读学位期间论文工作的知识产权单位属于西安电子科技大学。学校有权保留送交论文的复印件,,允许查阅、借阅论文;学校可以公布论文的全部或部分内容允许采用影印、缩印或其它复制手段保存论文。同时本人保证,获得学位后结合学位论文研。究成果撰写的文章,署名单位为西安电子科技大学保密的学位论文在。_年解密后适用本授权书j东播努本人签名:?仗名:.导师签>rK日期:她〇(.日期:f卞摘要摘要随着移动终端与硬件算力需求的不断扩大

5、,采用资源丰富而且开发周期短的嵌入式SoC成为了硬件设计的发展方向,与此同时,多核异构、单核升频等技术的推广和应用也对系统总线频率、延迟等一系列指标提出了很高的要求。RapidIO总线作为一种引脚少、频率高、延迟低的互连技术有效解决了以上问题,而如何高效地验证和集成RapidIO成为了系统互连的关键。目前设计中使用的IP功能复杂度越来越高,特性也越来越多,采取合适的验证方法,合理提炼验证的IP功能点并分类显得尤为重要。然而一般第三方供应商并不提供针对RapidIO独立的验证环境,包括完整的测试用例、分析器和硬件仿真模型,因此在以

6、往的技术上深入研究可以减少二次开发的成本消耗并且提高验证效率。本论文基于上述背景进行研究,在分析总线协议的基础上提出并设计了一种基于通信SoC的RapidIO验证平台方案,该验证方案可有效提高RapidIO验证效率,缩短验证时间,其层次化的结构保证了验证平台具有一定的复用性、可维护性和可读性。论文首先具体地分析了RapidIO的基本传输协议、端口、功能模块的划分、操作类型以及包格式。AMBA总线的信号与操作状态。研究了常见的几种验证方法,包括本论文中采用的仿真验证方法。基于验证平台的设计方案,策划完备的软硬件仿真测试项,包括寄存

7、器与接收发送双向的IO逻辑与消息传输功能验证,合理的覆盖了RapidIO的功能点,提高了验证的准确度和效率。其次搭建完整仿真验证环境和FPGA验证环境,包括SoC芯片处理单元、互联总线、以及存储单元的选择,外围编写总线功能模型和数据监测分析模块。完成RapidIO验证平台的搭建工作后,选择主节点RapidIO挂接在总线上,采用片内处理单元发出操作的方式,通过ARM总线接口输入测试激励,从节点RapidIO采用外围总线模型作为输入激励,以验证RapidIO作为从节点接收各种操作的正确性。FPGA验证环境中选择合适的板卡,替换片内R

8、AM和高速接口,在主机板上综合实现后通过高速连接线连接子板,通过Debug工具在真实的物理环境中定位问题。该方案设计的验证环境和功能模型具有一定的复用性,与以往采用镜像RapidIO的验证方法相比,灵活度更高,可配置性更好。最后在NcVerilog、CCS、DS

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。