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1、《现代电子技术》2002年第7期总第138期仿真与测试收稿日期:20020512基于VHDL语言的数字频率计设计BaseonVHDL-basedDesignoftheDigitalCymometer吴海洲 王文理WuHaizhouWangWenli(河北大学电子信息工程学院 保定 071002)(CollegeofElectronicandInformationalEngineering,HebeiUniversity,Baoding,071002,China)摘 要 介绍了VHDL语言在数字频率计设计中的具体应用,说明了实现电子电路设计的自动化(EDA)过程和EDA技术在
2、现代数字系统设计中的重要地位和作用。关键词 VHDLEDA 自下至上 自上至下 综合 编程 下载 传统的硬件设计采用自下至上(bottom_up)的设应用。信号频率计的测量有测频法和周期测量法。本计方法。这种设计方法在系统设计的后期进行仿真和文采用测频法,即直接计算每秒钟内信号脉冲的个数。调试,一旦考虑不周,系统设计存在较大缺陷,就有1 设计原理可能要重新设计系统,使设计周期大大增加。现代硬件设计利用电子设计自动化(EDA)技术,采用并行111 设计目标工程和自上至下(top_down)的设计方法,从系统设设计一个3位十进制数字频率计,其测量范围为计入手,在顶层进行功能方框图
3、的划分和结构设计,在1MHz,量程分10kHz、100kHz、1MHz三档(3位方框图一级进行仿真和纠错,并用vhdl,veriloghdl等数码管显示,最大读数分别为9199kHz、9919kHz、硬件描述语言对高层次的系统行为进行描述,在系统999kHz,小数点随量程变换自动移位),量程自动转一级进行验证,最后再用逻辑综合优化工具生成具体换规则:的门级逻辑电路的网表,其对应的物理实现是专用集(1)读数大于999时(不考虑小数点,下同),频成电路(ASIC)。率计处于超量程状态,此时显示器发出溢出指示(显Vhdl即超高速集成电路硬件描述语言,主要用于示FFF),下次测量,量程
4、自动增大一档。描述数字系统的结构、行为、功能和接口。vhdl对设(2)读数小于090时,频率计处于欠量程状态,下计的描述具有相对独立性,因此设计者可以不懂硬件次测量,量程自动增大一档。显示方式:如果计数器结构,降低了硬件电路设计难度。以3位十进制数字输出直接接译码显示电路,则频率计显示将随计数值频率计的设计来说明vhdl语言在现代硬件设计中的的增加不断变化、闪烁,人眼难以分辨。为防止此类现In:ProcTheoryandApplicationofPetri-netsModelsforMultimediaPresentationwithUser[C],1994,257～273Pa
5、rticipation1MultimediaSystems,1994(2):535Prabhakaran,B,Raghavan,SV1Synchronization～62AbstractMultimediasynchronizationisthekeyandbasisofmultimediainformationsystem1Onthebasisofovercomingthelimitationsoftheproposedmodels,animprovedmultimediasynchronizationmodel(IDSM)basedontimedpetri-netispre
6、sented1Thenewmodelcandescribethedynamictemporalbehaviorofmultimediainformationstreamfully,accuratelyandformally1Keywordsmultimediasynchronization,timedpetri-net,synchronizationmodel作者简介 卢选民 男,博士研究生,主要研究方向为计算机网络与多媒体通信。王军选 男,硕士研究生,主要研究方向为通信网络。史浩山 男,教授,博士生导师,主要研究方向为计算机网络与多媒体通信、GIS、信号与信息处理等。19©1
7、995-2003TsinghuaTongfangOpticalDiscCo.,Ltd.Allrightsreserved.基于VHDL语言的数字频率计设计象,采用记忆显示方式,即在计数与显示电路中间加以Hz,10Hz之一输出。锁存电路,每次计数结束,将计数结果送锁存器锁存,并(3)计数控制器保持到下一个计数结束。而译码显示电路以1Hz频率计数控制模块将输入的分频信号处理,产生计数对锁存器取样,保证了显示时间至少为1s。闸门信号、计数清零信号和锁存信号。时序如图3所112 原理框图及各接口信号
