基于vhdl语言的数字电路设计new

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1、万方数据基于VHDL语言的数字电路设计TheDesignofDigitalSystemBasedontheVHDLLanguage大连海事大学自动化研究所(辽宁大连116026)张文英邹晴柴燕摘要：随着电子设计自动化(EDA)技术的进步，数字电路在安静生蒲鐾中舀经当据≯蘩要黪缓羹≥。零囊j详细介绍了用VHDL语言开发的数字电路’『太大简化了对盖拉电路的设许藏且减低了成本艿≯io叠AbStract：BythedevelopmeIltofdect的llicde鲑g趣a11董阐睁耄ioll(善奢攀)，姆越j；ci黪蛹捺囊a黪啦i嘶_0棠卿爹繁◇≤巍鞫耩。inpr

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5、。1引言随着科学技术的发展，现代电子设计技术已进入一个全新的阶段，传统的电子设计方法、工具和

6、器件在更大的程度上被EDA所取代。在EDA技术中，最为瞩目的是以现代电子技术为特征的逻辑设计仿真测试技术。该技术的出现，使电子系统设计发生了质的变化。设计速度快、体积小、重量轻、功耗小的集成电路已成为趋势。本文详细介绍了利用VHDL语言设计数字系统的方法，并且给出了一个数字钟的设计实例，在ispDesignExpen开发系统中进行编译、仿真、下载。2EDA及VHDLEDA(ElectronicDesignAutomation)即电子设计自动化。它是从计算机辅助设计cAD、计算机辅助制造cAM、计算机辅助测试cAT和计算机辅助工程cAE等技术发展而来的。它以

7、计算机为工具，设计者只需对系统功能进行描述，就可在EDA工具的帮助下完成系统设计。EDA技术为电子产品的设计和开发缩短了中闭儇鬓俄表2006年第3期时间，降低了成本，提高了系统的可靠性。电子设计自动化(EDA)的关键技术之一是要求用形式化方法描述数字系统的硬件电路。VHDL(VeryHighSpeedInte铲atedCin玉itHardwareDescriptionLan—gLlage)超高速集成电路硬件描述语言在电子设计自动化中扮演着重要的角色，它是EDA技术研究的重点之一。VHDL语言程序可由实体(Entitv)说明、结构体(Architecture

8、)、程序包(Package)、库(Library)及配置(co瓶gIlration)5个部分组成。其中库、实体说明、结构体是vHDL语言程序的基本组成部分。VHDL的优点：(1)具有更强的行为描述能力，是系统设计领域最佳的硬件描述语言。(2)具有丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。(3)VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能。该功能能满足市场大规模系统高效、高速的需要，可替代多人甚至多个代发组共同工作。95万方数据(4)对于用VHDL完

9、成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动地将VHDL描述设计转变成门级网表。(5)VHDL对设计的描述具有相对独立性，设计者可以不懂硬件结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。3数字钟的设计实现本设计采用自顶向下的方法。首先从系统设计人手，在顶层进行功能方框图的划分；然后对各模块进行设计并仿真，再将其进一步综合。基本流程如图1所示。设计的数字时钟基本功能划分为：计数模块(包括秒、分、时、日、月、年)、控制显示模块。调整系统分析和模块划分各模块的VHDL的程序各模块模拟仿真各模块的测试标准各模块综合成门极电路1极

10、电路仿真正确?电路实现调整图1VHDL设计基本流程计数模块的实现：最顶层模块是TIMEKEEPER，它包括5个子模块，分别是：u1：second_wave，u2：h-m—s—time，u3：date，u4：month—yeaur，u5：led—disp。模块second_wave产生lHz脉冲；模块h—mLsjime是时分秒模块，完成时分秒的预置与计时，当计时满24h时，引脚产生进位；模块date是日期模块，完成日期的预置与显示；模块month—year是年月模块，完成年月的预置与显示；模块led_disp是控制显示模块，完成显示的切换。预置年份时，其他L

11、ED显示为FF；预置月份时，其他LED显示为FF，依次类推。在is