vhdl程序设计实验

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1、第6章VHDL程序设计实验6.1实验一层次化工程的创建6.1.1实验介绍本实验将完成两个实体MY_AND2和MY_OR2的RTL描述，并用结构化的描述方式描述如图6.1所示电路的顶层模块AND_OR。实验中默认的文件夹为VHDL_LABS，读者可以在任意位置创建文件夹VHDL_LABS。顶层:AND_ORINP(0)MY_AND2INP(1)U0SIG1ZMY_OR2U2INP(2)SIG2MY_AND2U1INP(3)MYAND2MYOR2图6.1AND_OR的层次结构6.1.2实验目标-熟悉简单

2、逻辑门的RTL描述；-创建简单电路的结构化描述；-用VHDL创建层次结构描述；-熟悉ISE集成环境中的HDL编辑器；6.1.3实验过程本实验包含三个主要的部分：使用ISE集成环境创建一个新的工程；完成逻辑门的RTL描述；检查代码中的语法错误并生成原理图。每个部分都有对应的详细步骤，并有图表辅助说明步骤的内容。读者可以按照详细步骤一步一步完成实验，也可以按照大的实验部分自行完成。6.1.4实验步骤一、创建一个新的工程在VHDL_LABS目录下创建一个新的工程，新工程命名为LAB1。具体操作步骤如下：1

3、.选择开始Æ所有程序ÆXilinxISE9.1i或直接在桌面双击XilinxISE9.1i的图表，打开ISE9.1集成环境。2.在ISE中，选择菜单栏中的FileÆNewProject打开创建新工程界面，如图6.2所示。图6.2创建新工程界面3.在ProjectName中填入工程名LAB1，在ProjectLocation中填入工程所在文件夹VHDL_LABSLAB1。4.点击Next。5.在图6.3中填入如下参数Family：Spartan3；Device：XC3S200；Package：PQ20

4、8；Speed：-5；图6.3工程属性参数6.点击Next，在CreateNewSource窗口和AddExistingSources窗口中都不做任何操作，在ProjectSummary窗口中确认工程信息后，点击Finish完成新工程的创建。二、逻辑门的RTL描述编写MY_AND2实体的VHDL代码。1.选择菜单栏的ProjectÆNewSource；2.在SelectSourceType窗口中，左侧选择VHDLModule，右侧FileName栏中填入文件名MY_AND2，点击Next后弹出Defin

5、eModule窗口，如图6.4所示图6.4输入模块的相关参数3.输入模块的ArchitectureName和端口参数，如图6.4所示。4.输入完成后点击Next，确认模块参数后，点击Finish；新文件生成向导会按照用户输入的参数创建新文件，但是完成向导的操作后，对文件的全部后续修改都只能在HDL编辑器中修改。5.用VHDL的逻辑运算操作符和直接代入语句描述逻辑门的功能，即C<=AandB。用户可以对照实验后面给出的代码做相应的修改。编写MY_OR2和AND_OR模块的VHDL代码。1.重复上面的步骤完

6、成MY_OR2.VHD和AND_OR.VHD代码的编写。2.将AND_OR.VHD的输入定义为一个总线，即STD_LOGIC_VECTOR类型。3.在AND_OR模块中，必须声明和例化被调用的下层模块MY_AND2和MY_OR2。4.在AND_OR模块中，必须显式地定义用于下层模块互联的连线信号。5.MY_OR2和AND_OR模块的代码可以参照本实验后面给出的代码实例。三、语法检查并生成原理图检查所写代码中的语法。1.在ISE的Sources窗口中选中AND_OR模块，在Processes窗口中，展开S

7、ynthesize，双击CheckSyntax。图6.5语法检查2.如果语法检查有错误，修正相应的错误。语法检查成功并不能说明设计文件中没有任何问题，设计文件的问题有可能在综合或后续的一些操作中才会被检测出。将设计文件生成对应的原理图，直观地检查设计是否满足最初的设计要求。在生成原理图的过程中，ISE同时会对工程做综合，在综合的过程中，ISE有可能会对设计文件的一些问题报错，如果出现错误，请对照修正。1.在Sources窗口中，选中AND_OR.VHD，在Processes窗口中，展开Synthesis

8、，双击ViewRTLSchematic。如错误！未找到引用源。所示图6.6查看原理图AND_OR模块对应的顶层原理图如图6.7所示，双击AND_OR模块的图示，可以看到AND_OR底层的电路。图6.7AND_OR的原理图AND_OR的底层电路如图6.8所示，图6.8AND_OR的底层电路2.如果电路图与设计的预期结构不同，可以从设计源文件中修改。3.读者可以在错误！未找到引用源。的Processes窗口中双击ViewTechnologySc