基于vhdl的viterbi译码器的实现

基于vhdl的viterbi译码器的实现

ID:34155205

大小:58.83 KB

页数:6页

时间:2019-03-04

基于vhdl的viterbi译码器的实现_第1页
基于vhdl的viterbi译码器的实现_第2页
基于vhdl的viterbi译码器的实现_第3页
基于vhdl的viterbi译码器的实现_第4页
基于vhdl的viterbi译码器的实现_第5页
资源描述:

《基于vhdl的viterbi译码器的实现》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库

1、基于VHDL的Viterbi译码器的实现2005年4月第22卷第2期沈阳航空工业学院Apr.2005JournalofShenyanglnstituteofAeronauticalEnsineeringVo1.22No.2文章编号:1007—1385(2oo5)02—0049—03基于VHDL的Viterbi译码器的实现陈朝晖孙延鹏(沈阳航空工业学院电子工程系•辽宇沈阳110034)摘要:介绍了一种运用VHDL来实现维特比(Viterbi)译码器的方法•详细描述了维特比译码器的优化算法和用〜HDL语言实

2、现原理.电路在集成开发环境MAX4-PLUSII下可以完成设计,仿真,适配并下载•文中给出了维特比译码器顶层设计电路图,以及电路的主要模块和总体电路的仿真结果.其仿真结果表明,用VHDL实现维特比译码器是一种快速有效的方法.关键词:VHDL;维特比;译码器中图分类号:TN764文献标识码:AVHDL(VeryHighSpeedIntegratedCircuitHard・wareDescriptionLanguage)是超高速集成电路的硬件描述语言,功能包括电路描述,电路合成,电路仿真等•从ASIC的设计

3、到PCB系统的设计,VHDL都能够派上用场,所以VHDL毫无疑问的成为硬件设计工程师的必备工具H.卷积码的概率译码最早始于1961年由Wozencraft提出的序列译码,1963年Fano对序列译码进行改进.1967年Viterbi提出了Viterbi译码算法(简称VB算法),在码的约束比较小时,它比序列译码算法效率更高,速度更快,译码器也较简单•自VB算法提出以来,在理论和实践上都得到了极其迅速的发展,并广泛应用于各种数据传输系统,特别是卫星通信系统中•正是鉴于VHDL流行趋势及Viterbi译码器的

4、广泛应用,所以现对基于VHDL的Viter,bi译码器的实现进行研究.1Viterbi译码算法卷积码乂称连环码…,1955年由Elias提出,它和分组码有明显的区别.VB算法由Viterbi首先提出,它是一种最大似然译码算法.在VB算法中,釆用篱笆图(或称网格图)来实现.(2,1,2)卷积码的篱笆图见图1.VB算法并不是单纯的在篱笆图上一次比较所有的可能的2址条路径(序列),而是接收一段,计算比较一段,选择一段最可能的码段(分支),从而达到整个译码序列是一个有最大似然函数的序列.收稿日期:2004-12

5、—05作者简介:陈朝晖(1976—).男.河南商丘人,助教现把VB算法的步骤简述如下:(1)从某一时间单位.7:rn开始,对进入每一状态的所有长段分支的部分序列,计算部分路径度量.对每一状态,挑选并储存一条有最大度量的部分路径及其部分度量值,称此部分路径为留选路径或幸存路径.(2)j增加1,把此刻进入每一状态的所有可能分支度量和同这些分支相连的度量相加,得到了此刻进入每一状态的留选路径,加以存储并删去其它所有路径,因此,留选路径延长了一个分支.(3)若•,<L+m,则重复以上各步,否则停止,译码器

6、得到有最大路径量度的路径.由时间单位m直至,篱笆图中2个状态中的毎一个有一条留选路径,共有2条.但在时间单位(节点)后,篱笆图上的状态数目减少,留选路径也相应减少,最后到第+m单位时间,篱笆图归到全为0的状态s・・因此只剩下一条留选路径,也就是要找的具有最大似然函数的路径,即译码器输出的估值码序列•由此可知,在篱笆图上用VB译码算法得到的路径一定是一条最大似然路径,因而这种VB译码方法是最佳的.2原理说明与顶层设计整个Viterbi译码器主要以下模块构成:(1)初始化模块:对路径存储器和路径度量存储器从

7、L=0至归m进行初始化,使电路从=m起在网格图上充满各个状态.⑵距离计算模块:输入为接收码字,输出为该码与各种可能的输出码字间的距离.沈阳航空工业学院第22卷节点01234567图1(2.1.2)卷积码L=5吋的萬笆图注:图中实线表示输入0.虚线表示输入1.(3)矩阵计算模块:计算路径度量存储器与输人格图的线段度量值的和.(4)比较选择模块:计算模块屮输出的距离和,选择对应最小值的矩阵和路径•这个模块的输出作为每个状态的新路径值保存下来.(5)矩阵迭代模块:使用D触发器来保存4个路径度量矩阵,每个寄存器

8、5比特宽度.(6)路径输人模块:确定每个输人信号路径.每个时刻共需要8比特的寄存器来存储路径.(7)矩阵化简模块:在累加和比较处理后,挑选最小的矩阵,并以它为基准,其它矩阵利用它的(1)初始化模块距离更新数值•输出对应着最小距离路径,即幸存路径.(8)输出判决模块:根据幸存路径来确定对应的输出信号.⑼输出屯路:在L=0到L=m电路输出结果由选择器选择计算结果.整个Viterbi译码器顶层连接示意图如图2所示:矩阵计1_JJ比较选L_AJ矩阵

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。