面向ip包处理的硬件多线程处理器分析与设计

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1、2面向IP包处理的硬件多线程处理器研究与设计强的安全性和IP包处理与转发能力，因此对多个独立包流的处理适合采用多线程技术来对其并行化处理，包间并行性也被多线程技术用来有效隐藏长的存储器访问延时。因此多线程方法与CMP相结合能够很好地增强网络处理器的吞吐率性能，它被主要用在负责数据流量处理的并行工作微引擎处理器中。1．2研究现状在目前的单处理器系统中，多线程处理的实现多是建立在软件层面上的，即需依靠运行操作系统来完成对线程调度的管理。这种设计方法继承了软件解决方法的很多优点，如线程调度机制灵活以及最大并发线程数量调整容易等。但这种方法也存在

2、很多不足，首先，系统依靠操作系统软件来实现多线程操作会占用大量处理器时间，操作系统本身管理线程的运行、线程的切换操作以及线程工作现场的保护均需要指令代码来实现，处理系统在实现一次线程切换操作时，需要消耗大量的时间才能完成上述线程的切换和管理工作。这使得处理器执行用户线程的效率较低。其次，现今的大多数处理器结构是为单线程处理设计的，在硬件设计上没有多线程环境下的硬件保护机制。因而单单依靠上层的操作系统实现多线程的运行，可能会存在安全漏洞。另外，用户对于多线程编程开发，也将存在着需要依赖系统函数、编程实现较复杂等问题。因而，本文提出一种用硬件

3、实现多线程调度的处理器设计。通过处理器内部的硬件机制来完成对多线程的调度管理，减少了系统线程切换、调度的开销。Ungerer总结了显式多线程技术的不同类型与特点【4】：交替多线程(InterleavedMultithreading，IMT)，每次从不同线程取出一条指令执行，能够避免每个线程中指令间的数据与控制冒险，但是IMT降低了单线程的性能；阻塞式多线程技术(BlockedMultithreading，BMT)，能够连续的执行一个线程的指令，直到发生了可能引起延迟的事件为止，而该事件会引起线程发生切换，BMT技术允许单个线程全速运行直到

4、线程切换事件发生，从而能最大化单线程性能。由于NP是利用包处理应用中的包间并行性将包分布在多个线程上进行并行处理，因此BMT方式能够最大限度的提高单个包的处理能力。有多款工业级的网络处理器均采用了BMT技术，如Intel的IXP2800、IBM的PowerNPNP46GS3、Vitesse的IQ2x00系列等。另一种同步多线程技术(SimultaneousMultithreading，SMT)是多线程技术与超标量处理器结构的结合。SMT在每个周期可以从多个线程发布多条指令，进一步提高了处理器的利用率。但由于其结构复杂并且功耗不易降低而影响

5、了其在嵌入式网络处理器的使用。由于从应用程序中提取更多指令级并行(InstructionLevelParallism)的困难性，以及芯片功耗的限制，多处理器领域已趋向于选择CMP技术，而避免选择SMT。CMP希望通过更新一代的工艺技术来提高片上处理器集成的数目，而第一章绪论3不是努力提高单处理器的复杂度，结构简单的多线程技术能够使CMP的性能进一步的提升的同时，使得成本和功耗减小瞪1。1．3本文贡献虽然各种多线程结构在商用处理器中已经实现，但是建立一个专用指令处理器(Application-SpecificInstructionProce

6、ssor,ASIP)的多线程处理器IP核仍然是从事高性能并行网络处理器结构与性能研究的基础。在这一背景下，本文设计实现一款32位多线程RISC处理器XDPE，并基于FPGA进行了功能验证。主要工作贡献如下：1．设计完成基于5级流水的专用32位包处理器体系结构，该结构采用硬件多线程机制，显著提高了处理器的利用率和吞吐率；并采用针对IP包处理优化的指令集，能够高效率地执行包处理任务，同时能够与商用网络处理器指令集兼容，有利于在网络设备中应用与实现。2．在XDPE体系结构的实现中，采用BMT机制实现4个硬件线程并行工作，能够提高处理器整体利用率

7、到70％以上；通过利用硬件静态线程切换机制，配合延迟指令使用，可将在0时钟开销情况下完成线程切换，通过异步存储器访问技术和多寄存器文件划分技术使得多个线程能够完全独立、并行工作，充分利用了流水线硬件，提高了整体的效率。3．论文中采用了数据前推技术重点解决了处理器设计中常见的结构相关问题，并通过延迟分支技术解决了控制相关问题，使得处理器可以全速高效地执行程序。对XDPE处理器的流水线关键路径重点进行优化改进，对于关键路径影响最大的零位条件码产生逻辑重新进行算法设计，大大加速了其运算速率。4．XDPEIP核在Xilinx的Virtex—IIP

8、ROxc2vp30FPGA平台上进行了实现，综合后频率达到了104MHz。针对该IP核进行了DC综合，基于SMIC的O．18um工艺，ASIC综合实现后频率可达到167MHz。结果表明，本IP