高性能微处理器ip核的静态时序分析与设计

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1、学校代码10530学号201510121222分类号TN492密级公开硕士学位论文高性能微处理器IP核的静态时序分析与设计学位申请人段芬指导教师金湘亮教授学院名称物理与光电工程学院学科专业电子科学与技术研究方向集成电路设计二零一八年六月StaticTimingAnalysisandDesignoftheHighPerformanceMicroprocessorIPCoreCandidateFenDuanSupervisorProfessorXiangliangJinCollegeSchoolofPhysicsandOptoelectronicEngineeringProgramIntegra

2、tedCircuitsDesignSpecializationElectronicsScienceandTechnologyDegreeMasterofEngineeringUniversityXiangtanUniversityDateJune,2018湘潭大学学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。作者签名：日期：年月日学位论文版权使用授权书

3、本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权湘潭大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。涉密论文按学校规定处理。作者签名：日期：年月日导师签名：日期：年月日摘要随着集成电路行业的发展，逐步提升的设计复杂性、稳定提高的电路性能、不断缩小的芯片尺寸与不断提升的集成度等众多因素影响，对设计的电路时序有了更加高的要求。时序分析是集成电路设计中十分重要的一个方面，它能检验设计在时序上的正确性，决定芯片在指定的频率下是否能正常工

4、作。因此，它也是芯片是否可以进行流片的重要参考点。为保证芯片在预期性能要求下能正常工作，时序验证必须考虑众多的因素，通常所使用的时序检验技术已经无法满足复杂性如此高的时序检验要求。本文旨在研究适合大型规模集成电路的静态时序分析方法，借以检查电路设计在时序方面是否准确，并保障电路设计能够在所要求的工作频率之下正常工作。基于高性能微处理器IP核的研制，对静态时序分析的基本情况进行研究，包括国内外的研究现状，静态时序的基本原理等。主要完成以下研究工作：(1)对高性能微处理器IP核内的各单元进行时序建模。基于Nanotime(NT)对不同的复杂D触发器和多米诺结构进行时序模型提取，采取不同的处理方式

5、，解决了单元拓扑结构识别错误的问题。建立了检查机制来保证建库的准确性，并在此基础上对高性能微处理器IP核进行时序验证。(2)采用分层处理思想对IP核进行时序验证。完成了时序环境搭建和约束设置，并对含有寄生参数的门级网表进行时序验证。对时序违例路径的特点进行分析，采取相应的优化方法处理违例路径，使违例路径的时序最终达到收敛。(3)对修改前后的门级网表进行形式验证来检验功能的正确性。关键词：静态时序分析；时序建模；建立时间；保持时间IAbstractWiththeincreaseofcircuitdesigncomplexity,integrationandcircuitperformancer

6、equirements,alongwiththedecreaseofchipsize,thedemandforchiptimingisgettinghigherandhigher.Timingconvergenceisoneofthemostdifficultproblems.Timinganalysisisaveryimportantaspectofintegratedcircuitdesign.Itisthemethodthatchecksifthechipworksproperlyatthespecificfrequency.Sothatisalsoanimportantreferen

7、cepointofpre-tapeout.Inordertoensurethatthechipcanworknormallyundertheexpectedperformancerequirements,thetimingverificationmusttakeintoaccountalargenumberoffactors.Thepurposeofthispaperistostudythestatictim