数电实验--多功能数字钟

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1、.大连理工大学本科实验报告题目：多功能数字钟课程名称：《数字电路课程设计》学院（系）：电子信息与电气工程学部专业：自动化班级：电自0801学生姓名：学号：200881142完成日期：2011年7月20日成绩：2011年7月20日...题目：多功能数字钟1设计要求(1)一个具有“时”，“分”，“秒”的十进制数字显示（小时从00～23）计时器。(2)具有手动校时，校分的功能。(3)定时与闹钟功能，能在设定的时间发出闹铃声(4)能整点报时。要求从59分54秒起报时，每隔2秒发出低音，，连续3次，在整点要求是高音。2设计分析及系统方案设计系统总体结果系统设计要求说明：

2、（1）该秒表用模24、模60计数器实现24小时计时（2）在调节闹钟时不影响数字钟的正常走表；（3）在调节闹钟时要通过数码管显示出；3系统以及模块硬件电路设计根据上述给出的系统总体结构框图，给出系统硬件电路设计，并作必要的说明和理论计算。由于“数字电路课程设计”课程采用实验箱完成，没有学时涉及有关FPGA芯片的使用，因此有关FPGA芯片的部分可以用“FPGA最小系统”...模块框代替。其余接口部分（按键，LED以及数码管，各种接口等需要设计电路以及参数）。下载时选择的开发系统模式以及管脚定义表1GW48-CK开发系统工作模式：模式0接口名称类型(输入/输出)结构

3、图上的信号名引脚号说明en输入PIO716手动校时（1-调时，0-走表）th输入PIO611调时按键（en=1，或en1=1调时）en1输入PIO510闹钟设定（1-调时，0-不走）tm输入PIO49调分按键（en=1或en1=1，才可调分）alarmstop输入PIO38闹铃控制端clk输入CLOCK142系统走表时钟（f=1Hz）clk1输入CLOCK02闹钟与整点报时时钟（f=256Hz）clk2输入CLOCK583整点报时时钟时钟（f=1024Hz）qhh输出PIO47-PIO4479、78、73、72输出小时的高位qlh输出PIO43-PIO4071

4、、70、67、66输出小时的低位qhm输出PIO39-PIO3665、64、62、61输出分钟的高位qlm输出PIO35-PIO3260、59、58、54输出分钟的低位qhs输出PIO31-PIO2853、52、51、50输出秒的高位qls输出PIO27-PIO2449、48、47、39输出秒的低位speaker输出SPEAKER3输出蜂鸣器的时钟4系统的VHDL设计系统的各个部分如何用VHDL设计出来的应该有说明，包括论述以及真值表或者状态图等。要求：系统（或顶层文件）结构描述，各个模块（或子程序）的功能描述；1）用原理图实现的，需包含以下内容：(1)系统原

5、理图...(2)主要模块或符号说明；主要模块：模60计数器，模24计数器，2）用VHDL语言实现的(1)秒计数器（模60计数器）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitym_601isport(clk:instd_logic;clk_1:outstd_logic;--clk_1表进位qh,ql:outstd_logic_vector(3downto0)–qh,ql表示十位与个位);end;architectureaofm_601issignalqqh,

6、qql:std_logic_vector(3downto0);signaltmp:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thenifqql=9thenqql<="0000";ifqqh=5then...qqh<="0000";tmp<='1';elseqqh<=qqh+1;endif;elseqql<=qql+1;tmp<='0';endif;endif;endprocess;qh<=qqh;ql<=qql;clk_1<=tmp;end;秒计数器仿真图（2）分计数器（模60计数器）librar

7、yieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitym_60isport(clk,en,t:instd_logic;--在en=1控制的情况下，手动t校时clk_1:outstd_logic;--clk_1表进位qh,ql:outstd_logic_vector(3downto0)–qh,ql表十位与个位);end;architectureaofm_60issignalqqh,qql:std_logic_vector(3downto0);signaltmp,tmp_1:s

8、td_logic;beginproce