vhdl环境准备与上机流程

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1、实验1VHDL环境准备与上机流程实验时间：分成两个小组，嵌入式专业1班和2班为第一小组，3班和4班为第二小组。第一组时间：11月28日周五晚上7点~9点半第二组时间：11月29日周一晚上7点~9点半实验地点：明德楼318，EDA实验室。实验注意事项：机房的Active-VHDL仅有30个License,因此建议大家自己带电脑过去，软件可以从ftp://soc:soc@202.38.68.141或者http://soc.ustc.edu.cn处下载，然后破解之。这样大家既可以平时在自己的机器上进行实验，在规定的实验时间到机房来检查一下就可以了。实验

2、要求：1.VHDL实验环境的准备2.上机流程熟悉3.组合逻辑以及时序逻辑验证a)组合逻辑b)时序逻辑实验步骤：1.VHDL实验环境的准备步骤可见课本《VHDL与复杂数字系统系统设计》2.5.1和2.5.2节，46页a)2.5.1Active-VHDL的安装与启动b)2.5.2EDITPlus安装使用（选作）2.熟悉上机流程步骤可见课本《VHDL与复杂数字系统系统设计》2.5.3节~2.5.7节。在了解了流程之后Active-VHDL的工作流程之后进行验证组合逻辑和时序逻辑的验证。3.组合逻辑和时序逻辑的验证a)验证组合逻辑以2.5.7半加器实验流

3、程为例i.下载半加器源码，地址http://soc.ustc.edu.cn右上角点击下载书上源程序配套文件，在下载的文档中有半加器的源代码Half_adder，整个文件夹拷贝到工作目录ii.在Active-VHDL中打开项目文件half_adder.adfiii.熟悉项目的结构，源代码和测试程序等。在将TestBench文件half_addr_tb设置成顶层模块i.编译项目(CompileAll)ii.新建波形文件（Waveform），加入信号到波形iii.开始仿真(Run)iv.查看波形。(查看对应的输入以及对应的输出)大家也可以用书上自带的3

4、-8译码器或者其他程序来进行验证，熟悉一下整个设计的流程。a)验证时序逻辑i.打开Active-VHDL，打开自带的例子Counter.ii.熟悉项目的结构，源代码和测试程序等。重点了解时序逻辑和组合逻辑的不同点，在设计的时候需要注意的问题。在将TestBench文件half_addr_tb设置成顶层模块iii.编译项目(CompileAll)iv.新建波形文件（Waveform），加入信号到波形v.开始仿真(Run)vi.查看波形。(查看对应的输入以及对应的输出)考核标准：1.软件安装2.组合逻辑代码编译正确以及功能仿真波形图正确3.时序逻辑代

5、码编译正确以及功能仿真波形图正确