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1、中央民族大学数字电路实验报告中央民族大学数字电路实验报告加减法运算器的设计姓名：王瑞琦学号:13052007班级：13级计算机一班所在院系：信息工程学院指导老师：马慧琳完成日期：2015/03/28-2015/03/2913中央民族大学数字电路实验报告目录一、实验目的3二、实验设备3三、实验内容3四、实验功能概要3五、设计详细描述45.1四位行波进位加减法运算器45.1.1功能描述45.1.2封装模块图45.1.3总电路图45.1.4组成模块55.1.5程序设计65.1.6功能仿真波形图85.2四位超前进位加法运算
2、器95.2.1功能概述95.2.2封装模块图95.2.3程序设计95.2.4功能仿真波形图11六、实验注意事项11七、实验问题及解决方法1213中央民族大学数字电路实验报告一、实验目的1、掌握加减法运算器的VerilogHDL语言描述方法2、理解超前进位算法的基本原理3、掌握基于模块的多位加减运算器的层次化设计方法4、掌握溢出检测方法和标志线的生成技术5、熟悉QuartusⅡ10.0和DE2-115使用方法二、实验设备PC机+QuartusⅡ10.0+DE2-115三、实验内容1、在PC机上安装QuartusⅡ10
3、.0或更高版本并破解。（注意：QuartusⅡ10.0版本以上软件不再包含仿真组件，因此需要在安装QuartusⅡ10.0同时选择安装第三方仿真工具，我们可以选择安装免费的Modelsim-Altera，学习如何编写VerilogHDL格式的仿真测试文件Testbench。）2、在PC机上安装DE2-115的驱动程序。3、使用VerilogHDL语言实现一个4位行波（串行）进位的加减法运算器，要求有溢出和进位标志，仿真正确后封装成模块。4、使用VerilogHDL语言实现一个4位超前（并行）进位加减运算器，要求有溢
4、出和进位标志，仿真正确后封装成模块。四、实验功能概要1.四位行波进位的加减法运算器，有溢出和进位标志。2.四位超前进位的加减法运算器，有溢出和进位标志。13中央民族大学数字电路实验报告五、设计详细描述5.1四位行波进位加减法运算器5.1.1功能描述带符号位的4位的两数进行加减运算，m进行控制，m=0时进行加法，m=1时进行减法。S表示输出结果，C表示进位输出，Y标志溢出。5.1.2封装模块图5.1.3总电路图13中央民族大学数字电路实验报告5.1.4组成模块一位全加器电路图一位全加器封装图一位全加器功能仿真波形图1
5、3中央民族大学数字电路实验报告求补电路图求补电路封装模块图5.1.5程序设计modulenum4_wait(m,A,B,Y,SS);inputwirem;inputwire[3:0]A;inputwire[3:0]B;outputwireY;outputwire[3:0]SS;13中央民族大学数字电路实验报告wire[3:0]AA;wire[3:0]BB;wire[3:0]S;wireSYNTHESIZED_WIRE_0;wireSYNTHESIZED_WIRE_9;wireSYNTHESIZED_WIRE_2;w
6、ireSYNTHESIZED_WIRE_3;wireSYNTHESIZED_WIRE_4;wireSYNTHESIZED_WIRE_5;wireSYNTHESIZED_WIRE_6;wireSYNTHESIZED_WIRE_7;Add_minusb2v_inst(.A(SYNTHESIZED_WIRE_0),.B(BB[3]),.Ci(SYNTHESIZED_WIRE_9),.C(SYNTHESIZED_WIRE_7),.S(S[3]));Add_minusb2v_inst1(.A(SYNTHESIZED_WIRE
7、_2),.B(BB[2]),.Ci(SYNTHESIZED_WIRE_3),.C(SYNTHESIZED_WIRE_9),.S(S[2]));qiubub2v_inst14(.a(A),.aa(AA));qiubub2v_inst15(.a(B),.aa(BB));qiubub2v_inst16(.a(S),13中央民族大学数字电路实验报告.aa(SS));Add_minusb2v_inst2(.A(SYNTHESIZED_WIRE_4),.B(BB[1]),.Ci(SYNTHESIZED_WIRE_5),.C(S
8、YNTHESIZED_WIRE_3),.S(S[1]));Add_minusb2v_inst3(.A(SYNTHESIZED_WIRE_6),.B(BB[0]),.Ci(m),.C(SYNTHESIZED_WIRE_5),.S(S[0]));assignSYNTHESIZED_WIRE_0=AA[3]^m;assignSYNTHESIZED_WIRE_2=A
