数字逻辑 运算器设计

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1、第一章需求分析1.1课程设计任务及要求1.题目：“简单运算器设计”设计一个能实现一种运算的四位运算器。参加运算的4位二进制代码分别存放在2个寄存器A，D中，要求在选择变量控制下完成如下基本运算：实现A异或D，显示运算结果并将结果送至寄存器D。2.具体要求如下：画出逻辑电路图，做出波形仿真，定时分析，管脚分配图，详细设计过程。1.2设计思想及开发环境本设计用到的软件是MAX+plusⅡ设计软件，MAX+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。MAX+plusⅡ界面友好，使用便捷，被誉为业界最易学易用的EDA软件。

2、在MAX+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。MAX+plusⅡ软件具有图形输入能力，用户可以方便的使用图形编辑器输入电路图，图中的元器件可以调用元件库中元器件，除调用库中的元件以外，还可以调用该软件中的符号功能形成的功能块、图形编辑器窗口。MAX+plusⅡ开发系统的特点：1、开放的界面2、与结构无关3、完成集成化4、丰富的设计库5、Opencore特征6、硬件描述语言（HDL）7、模块化工具第二章概要设计2.1本设计的功能构成1.运算器的构成寄存器A寄存器D逻

3、辑运算符译码器显示器9图1运算器的结构图2.运算器的概要设计要实现题目要求，首先需要寄存器来存放数据，然后将数据输出通过异或门进行异或运算，运算的结构需分两路，一路传送到译码器中显示出来，另一路返回。但运算结果不能直接传送到D寄存器中，需先与原D输入端的数进行或运算，这样可保证结果不变并将结果送至D寄存器中。若要重新置数，需要将CLRN置0清零，否则下一次运算时将是上一次的运算结果与A新设的数进行运算，运算结果出错。2.2设计原理1.74195芯片的功能与作用：四位二进制并行寄存器，一个寄存器中有四个D触发器，可用来存放四位二进制数。其中，CLRN为清零，ST/LDN为置数（本设计选择低

4、电平置数），CLK接脉冲。2.74154芯片的功能与作用：74154即4线-16线译码器，作用是将输入的码组翻译变换成对应的输出信号，是编码的逆过程，可将运算结果显示成十进制数。第三章详细设计3.1设计方案方案一：存放四位二进制数可以用四个D触发器，两个四位二进制数需采用八个D触发器，输出结果也是一个四位二进制数，因此须采用4线-16线译码器来显示。方案二：存放四位二进制数可以用一个四位二进制并行寄存器，本设计只需两个四位二进制并行寄存器即可，输出显示共方案一。比较两方案，发现方案二采用的芯片或元器件更少，且设计简洁，因此本设计采用方案二。3.2模块设计1.寄存器寄存器用来存放数据，本设

5、计过程采用74195四位二进制并行寄存器存放四位二进制数，如图2所示，本题目要求两个二进制数进行异或运算，因此需要两个寄存器。9图2741952.异或门异或门用来进行异或运算，将两个二进制数的对应位分别传送到四个异或门中，如图3所示。图3异或门3.译码器运算结果的四位二进制数分别传送到四个与门中，与门的另一端接控制器，当控制端输出1时，结果保持不变。输出的结果分两路传送，一路返回至D寄存器，另一路传送至译码器中，译码为编码的逆过程，它将编码时赋予代码的含义“翻译”9过来，可用来显示结果，由于运算结果为一个四位二进制数，因此本设计采用4线-16线译码器，如图4所示。图4741544.回送电

6、路运算结果需回送到D寄存器中。为使结果送回至D寄存器中，结果得到的四位二进制数须先与原输入端D的四位二进制数进行或运算，这样可使进入D寄存器中的数为运算结果，达到会送的目的。如图5所示。图5回送电路3.3系统综合设计9可以实现两个四位二进制数异或运算并将结果送回寄存器的运算器电路图（见p7图8）。9图8第四章调试与仿真4.1仿真软件简介MAX+plusⅡ可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。4.2仿真结果3.波形结果（如图6所示）说明：ST/LDN为置数端（低电平置数），CLR

7、N为清零端（低电平清零），CLK12为脉冲。2（即0010）与4（即0100）异或结果为6（即0110），因此Y6低电平显示。1（即0001）与2（即0010）异或结果为3（即0011），因此Y3低电平显示。2.定时分析电路编译无错误后开始定时分析，分析结果如图6所示。9图6定时分析结果3.管脚分配图完成定时分析后进行管脚分配，如图7所示。9图7管脚分配图第五章总结和体会通过这次对运算器的设计我学到了不少东西，更深一步掌握了逻辑电路