基于fpga的同步数字复接器设计

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1、基于FPGA的同步数字复接器设计目录1绪论61.1现代通信网的概述61.2EDA技术71.2.1EDA技术简介71.2.2EDA技术的特点71.2.3EDA技术的应用形式71.2.4EDA技术的发展趋势81.3数字复接系统概论91.3.1数字复接的基本概念91.3.2数字复接技术的发展91.3.3数字复接技术的研究现状91.3.4数字复接系统的研究意义101.4选题的意义101.5本文章节安排112硬件描述语言与可编程逻辑器件122.1硬件描述语言（VHDL）122.1.1VHDL简介122.1.2VHDL优点122.1.3VHDL程序的基本结构132.2FPGA（现场可编程门阵

2、列）芯片142.2.1FPGA的简介142.2.2FPGA的基本特点142.2.3FPGA的工程设计流程153同步数字复接器的总体设计173.1四路同步复接器的原理框图模型173.1.2框图说明173.1.3时序信号与对应的合路信号及其帧结构183.2系统的设计与实现183.2.1QuartusII开发平台的简介193.3VHDL源程序仿真流程203.4系统顶层设计223.4.1四路同步复接器的VHDL建模223.5系统的底层设计243.5.1分频器的建模与VHDL程序设计253.5.2内码产生器263.5.3内码控制器283.5.4时序产生器的建模与程序设计293.5.5输出模

3、块314设计中遇到的问题及讨论344.1关于设计中的时延问题344.2毛刺信号及其消除344.3VHDL语言调试过程中遇到的一些问题34总结与展望35参考文献36致谢37插图索引图1VHDL程序设计基本结构13图2CPLD结构图14图3FPGA结构图15图4FPGA工程设计流程16图5四路同步复接器原理框图模型17图6同步复接的帧结构17图7时序信号及对应的合路信号帧结构18图8QuartusII设计流程20图9VHDL仿真流程21图10四路复接器的VHDL建模模型22图11四路同步数字复接器的时序仿真图24图12分频器的VHDL建模符号25图13分频器的时序仿真波形26图14内

4、码产生器的建模符号27图15内码产生器的时序波形28图16时序产生器建模符号29图17译码器的VHDL建模流程图29图182/4译码器产生的时序仿真波形30图19时序发生器的仿真波形及相位关系图31图20输出模块的建模符号32图21三态门的输出仿真波形33基于FPGA的同步数字复接器设计摘要本文主要介绍了基于CPLD/FPGA可编程逻辑器件的同步数字复接器设计。在现代数字通信网中，我们经常为了提高传输效率，需要将若干路低速数字信号合并成一路高速数字信号，以便通过高速信道进行数据传输。实现此功能的数字设备成为数字复接系统。在数字复接系统中，发送端主要由时钟产生、码速调整、复接三部分

5、组成，接收端主要由定时脉冲形成、分接、码速恢复三部分组成。本文在深入了解可编程逻辑器件及硬件描述语言的基础上，完成了同步数字复接器的分块建模，包括分频器、内码控制器、内码产生器、时序产生器和输出电路五大模块，以及相应的VHDL实现过程，对在设计过程中遇到的毛刺现象等问题进行了讨论，并在信号提取方面有了进一步的认识。【关键词】CPLD/FPGAVHDL数字复接数字分接TheDesignofSynchronousmultiplexerBasedonFPGAAbstractInthispaper,basedonCPLD/FPGAprogrammablelogicdevicesandha

6、rdwaredescriptionlanguageVHDL,toachievesynchronousdigitalmultiplexerdesign.Inmoderndigitalcommunicationnetworks,weoftenordertoimprovethetransmissionefficiency,theneedforanumberoflow-speeddigitalsignalpathallthewayintohigh-speeddigitalsignals,inordertocarryouthigh-speeddatachannel.Achievethisf

7、unctiondigitaldevicesknownasdigitalmultiplexersystem.Multiplexerinthedigitalsystem,thesendingendbytheclockgeneration,codespeedadjustmentmultiplexeriscomposedofthreeparts,thereceivingendfromtimetotimebythepulseshape,tap,codespeedtherestoration