fpga_asic-基于fpga的数字复接器的设计

fpga_asic-基于fpga的数字复接器的设计

ID:34397922

大小:255.75 KB

页数:4页

时间:2019-03-05

fpga_asic-基于fpga的数字复接器的设计_第1页
fpga_asic-基于fpga的数字复接器的设计_第2页
fpga_asic-基于fpga的数字复接器的设计_第3页
fpga_asic-基于fpga的数字复接器的设计_第4页
资源描述:

《fpga_asic-基于fpga的数字复接器的设计》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、基于FPGA的数字复接器的设计邓岚郭勇赖武刚(成都理工大学四川成都610059)摘要:本文提出了基于FPGA技术实现数字复接系统的设计方案,并介绍了有代表性的较简单的四路同步复接器系统总体设计。硬件电路调试证明,该方案是行之有效的。关键词:FPGA;数字复接技术;位同步;通信原理分类号:TP311,TN919文献标识码:BDesignandImplementationofMultiplexSystemwithFPGADENGLanGUOYongLAIWu–gang(ChengduUniversityOfTech

2、nologySiChuanChengDu610059)Abstract:ThispaperputsforwardadesignmethodofdigitalmultiplexsystemwithFPGA,andintroducesthewholesystemoffourbitssynchronousmultiplexing.Furthermore,thehardwarecircuitdebuggingprovesthesystemdesignisfeasible.Keywords:FPGA;Digitalmul

3、tiplextechnology;BitSynchronous;DigitalCommunication一引言在数字通信中,为了扩大传输容量和提高传输效率,通常需要将若干个低速数字码流按一定格式合并成一个高速数据码流流,以便在高速宽带信道中传输。数字复接就是依据时分复用基本原理完成数码合并的一种技术,并且是数字通信中的一项基础技术。当今社会是数字话的社会,数字集成电路应用广泛。而在以往的PDH复接电路中,系统的许多部分采用的是模拟电路,依次有很大的局限性.随着微电子技术的发展,出现了现场可编辑逻辑器件(PLD)

4、,其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD).本文就是用硬件描述语言等软件与技术来实现一个基于CPLD/FPGA的简单数字同步复接系统的设计.二基本原理及系统构成1基本原理为了提高信道的利用率,使用多路信号在同一条信道上传输时互相不产生干扰的方式叫做多路复用.在时分制的PCM通信系统中,为了扩大传输容量,提高传输效率,必须提高传速率.也就是说项办法把较低传输速率的数据码流变成高速率的数据码流,而数字复接器就是实现这种功能的设备.数字复接的方法主要有按位复接、按字复接、按帧复

5、接,这里介绍最常用的按位复接。按位复接的方法是每次只依次复接每个支路的一位码,复接以后的码序列中的第1是时隙中的地1位表示第1路的第1位码,第2位表示第2路的第1位码,依次类推。这种复接方法的特点是设备简单,要求存储容量小,较易实现,目前被广泛采用,但要求各个支路码速和相位相同,本文也采用该方法。同步复接是指被复接的各个输入支路信号在时钟上必须是同步的,即各个支路的时钟频率完全相同的复接方式,因此在复接前必须进行相位调整.2系统构成数字复接系统由数字复接器和数字分接器两部分组成。把两个或两个以上的支路数字信号按

6、时分复用方式合并成单一的合路数字信号的过程称为数字复接,把完成数字复接功能的设备称为复接器。在接收断把一路符合数字信号分离成各支路信号的过程称为数字分离,把完成这种数字分接功能的设备称为数字分接器。数字复接器、数字分接器和传输信道共同构成了数字复接系统。其框图如下外时钟同发定时收定时步图1数字复接系统框图调复信道分恢支路整接接复复接器分接器上图中定时单元给设备提供一个统一的基准时钟,码速调整单元是把速率不同的个支路信号,调整成与复接设备定时完全同步的数字信号,四路基群信号先各自经正码速调整,变为2.112Mbi

7、t/s的同步码流。复接器顺序循环读取四路码流,并在每帧开头插人帧定位信号,输出8.448Mbit/s的标准二次群。另外在复接时还需要插入帧同步信号,以便接收端正确接收各支路信号。分接设备的定时单元从接收信号中提取时钟,并分送给各支路进行分接,把帧定位信号抛掉,顺序循环分别送人4个码速恢复单元,扣除插人码元,恢复成四路2.048Mbit/s的基群信号。三FPGA设计本文意在引荐CPLD/FPGA的设计方法,因此以比较有代表性的较简单的四路同步复接器作为例子加以研究。本次FPGA设计采用分层设计,顶层为整个系统的原

8、理框图(见图1),用一些符号表示功能块,然后把每个功能块分成若干子模块,各模块独立设计,下面就各模块的设计思想进行详细介绍。1四路复接器复接电路设计原理简单的思路同步复接器组成框图如图2。为了简单和容易实现,坚定设计任务要求为:同步时钟为256kHz,每个时隙为8位,四路支路信码可通过拨码开关预置;四路支路信码以同步复接方式合成一路帧长为32位复用串行码。其中一个时隙(一路支路信号)作

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。