基于cpld数字钟设计

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1、目录一、设计要求…………………………………………………………1二、设计原理…………………………………………………………12.1电源电路………………………………………………………………12.2振荡电路与分频电路…………………………………………………12.3显示电路………………………………………………………………22.4CPLD电路原图…………………………………………………………2三、设计思路及步骤…………………………………………………3四、设计框图…………………………………………………………3五、数字钟的实现…………………………

2、…………………………35.1数码管及小数点显示控制电路……………………………………45.2校时电路…………………………………………………………65.3计数电路…………………………………………………………85.4多路选择器………………………………………………………9六、总结体会……………………………………………………….10七、谢辞…………………………………………………………….11参考文献…………………………………………………………….1111基于CPLD数字钟设计一．设计要求1．数码动态显示时、分和秒；3．可以分别对时、分、

3、秒单独进行手动校时；4．时与分之间的小数点常亮；5．分与秒之间的小数点以1Hz频率闪烁；6.校对时间时对应显示位以2Hz频率闪烁.二、设计原理2.1电源电路当重新接通电源或计数过程出现误差时都需要对时间进行校正.通常,校正时间的方法是:首先截断正常的计数通路,然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端,校正完成后,再转入正常计时状态即可.2.2振荡电路与分频电路晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.分频电路采用T触发器对其分频，每经过一个

4、T触发器对其二分频，所以各点的分频倍数分别为：QD:24QE:25QF:26QG:27QH:28QI:29QJ:210QL:212QM:213QN:214此处采用的是32768Hz的晶振，故分频之后QF:512Hz、QI:64Hz、QN:2Hz。电路原理图如右图所示：112.3显示电路计数器实现了对时间的累计以8421BCD码形式输出,选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流.数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。显示模块输入时钟频率为512Hz，显示刷新频率约为

5、85Hz。2.4CPLD电路原理图此原理图的MODE和ADD分别控制校正位和其校正位进行加一校正。MODE共有七个状态分别对应六个数码管的校正和正常计数。11三、设计思路及步骤1按原理图和元件插件图完成电路的焊接；2拟定数字钟的组成框图，划分模块；3对各单元模块电路进行设计与波形仿真；4总体电路设计与仿真；5程序下载与调试。四、设计框图频率信号输入分频微秒模块秒模块分模块时模块置数／位选显示模块进位进位进位高／低电平五、数字钟的实现综合电路模块如下图所示：115.1数码管及小数点显示控制电路5.1.1利用7493连成一个6进制

6、计数器，进行波形仿真，准确无误后创建符号count6。5.1.2按如下电路图连成一个三八译码器，进行仿真，正确之后也创建为符号decoder3to8。115.1.3.按如下电路图作图实现数码管及小数点显示控制电路。DOT工作原理：以512Hz的频率作为时钟脉冲，用六进制计数器为三八译码器提供六个不同状态，每个数码管的显示频率约为85Hz,观测到的结果为：数码管常亮。此电路的巧妙之处在于小数点的显示是用一个或门，通过1Hz频率来控制第三个数码管的小数点显示，再通过一个与非门来控制第五个数码管的小数点显示。第五个数码管的小数点在整

7、个脉冲阶段显示，而第三个数码管的小数点只有在低电平时显示，故观察到结果是第五个数码管常亮，而第三个数码管的小数点以1Hz的频率闪烁。此处引出的Q[2..0]11的作用是为了与校时信号作比较，来控制校时位的消隐。仿真结果如下所示：5.2校时电路5.2.1.首先利用7493连成一个7进制计数器，进行波形仿真，准确无误后创建符号count7；5.2.2.利用两个D触发器连成一个二位移位寄存器，用64Hz频率对key进行采样，依次寄存在二位移位寄存器中，若前后一致则结果为这个值，若前后不一致则保持原结果。功能如下表所示：第一D触发器第

8、二D触发器结果0000/11/0保持1115.2.3.11巧妙利用RS触发器功能：再加上一个与门和或非门对其信号进行处理，使其出现R、S信号。电路如下图所示：进行波形仿真，波形图如下：准确无误后创建符号keypulsegen。5.2.4.按如下电路图连成校时电路。count7