基于cpld的数字钟的实现

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1、目录一、设计目的1二、设计任务及要求2三、设计方案2四、数字钟组成框图3五、数字钟的工作原理图3六、数字钟子模块的设计41、分频器的实现42、秒计数器的实现53、分计数器的实现74、时计数器的实现95、D触发器的实现106、分时扫描加译码显示模块的实现11七、引脚锁定图13八、实验结果13九、总结感想15十、参考文献1614数字钟设计摘要：数字钟已成为人们日常生活不可或缺的用品，它广泛应用于家庭及车站、码头、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来了极大的方便，由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确，性能稳定，携带方便等特点，它还用于计时

2、，自动报时及自动控制等各个领域。数字钟一般由振荡器，分频器，译码器，显示器等部分组成。尽管目前市场上有现成的数字钟集成电路芯片，价格便宜，但这些都是数字电路系统中最基本的、应用最广的电路。数字中是将“时”，“分”，“秒”显示于人的视觉器官的计时装置。本文介绍的数字钟的周期是12小时，显示满刻度为11小时59分59秒，另外还有校时功能。关键词：数字钟计时器VHDL语言CPLD一、设计目的1、掌握十进制、六进制、十二进制的设计方法；2、掌握多位计数器相连的方法；3、掌握多位共阳极显示数码管的驱动及编码；4、掌握CPLD层次化设计结构方法；二、设计任务及要求⑴有时、分、秒的功能，分别由6个数码

3、管显示12小时、60分钟、60秒钟的计数器显示，具有时间设定功能。⑵按下switch1键能够全部清零，显示00-00-00。⑶按下switch2键能够使计时器数字增加，按11小时循环，计满11小时后回到00，可以进行时钟校正。⑷按下switch3键能够使计分器数字增加，按59分钟循环，计满59分钟后回到00，可以进行分钟校正。14三、设计方案采用模块化设计方法，该计数时钟系统由模60秒计数模块，模60分计数模块，模12小时计数模块、分/时设定模块及输出显示模块构成。秒计数模块的进位输出为分计数模块的进位输入，分计数模块的进位输出为小时计数模块的进位输入。该数字钟可以实现2个功能：计时功能

4、、和重置时间功能，因此有2个子模块：计时、重置时间(S1、S2、S3)。其中计时模块有3部分构成：秒计时器、分计时器和时计时器。四、数字钟组成框图五、数字钟的工作原理图14原理图说明:1MHZ的信号经过第一个f1000分频得到1000HZ的信号送往扫描分时模块，1000HZ的信号在经过一个f1000分频得到1HZ的信号送给秒计数器，秒计数器的输出进位为分计数器的输入，分计数器的进位输出为时计数器的输入，最后三个模块的输出全部送给分时扫描模块处理输出到数码管显示，1000HZ的信号保证了人眼看数码管显示同时亮，而实际情况是依次点亮的。六、数字钟子模块的设计1、分频器的实现：通过两个f100

5、0的分频得到1HZ的频率信号a）分频器原理图b）、分频程序：libraryieee;useieee.std_logic_1164.all;entityf1000isport(clk:instd_logic;时钟信号的输入；q1000:outstd_logic);endf1000;architectureoneoff1000issignalx:std_logic;beginprocess(clk)variablecnt:integerrange0to499;14beginifclk'eventandclk='1'thenifcnt<499thencnt:=cnt+1;elsecnt:=0;

6、x<=notx;endif;endif;q1000<=x;endprocess;endone;c）、分频器仿真波形：2、秒计数器的实现：通过一个十位和六位计数器组成六十进制的计数器a）、秒个位计数器原理图：秒个位程序：由十进制计数器构成libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk:instd_logic;1HZ的时钟信号；ena:instd_logic;清零信号；cq:outstd_logic_vector(3downto0);四位输出；carry_o

7、ut:outstd_logic);进位输出到秒的十位；endentitycnt10;architectureoneofcnt10issignalcqi:std_logic_vector(3downto0);beginprocess(clk,ena)isbeginifena='1'thencqi<="0000";ena为高电平时，将清零；14elsifclk'eventandclk='1'thenifcqi="1001"thencqi