数字逻辑设计-至少3种方法2421码转余三码(纯原创)

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1、3.设计2421码转余3码的码制转换电路,至少用3种不同的方法(必须包括用加法器的方法),如:卡诺图化简,利用与非门实现;•用译码器(如138)和若干门实现;•用多路复用器(如151)和反相器实现;»用加法器加辅助电路(如比较器、各类门)实现;♦用其它方法实现:不论用哪种方法,注意未使用项的处理,分析电路延迟和成木;写出详细的设计文档,并用相关软件画出原理图。分工••李柳完成问题三的设计和记录,10月18号完成后在小组成员讨论组里给康钊未和白欣逸讲解,最后出白欣逸整理成文档,李柳制作ppt讲稿并代表小组担任主讲。首先:设:以X3-X0分别表示2421码中的

2、由高到低的各位,以F3-F0分别表示余三码中由高到低的各位。3.1方案一:卡诺图化简,利用与非门实现。将2421码转换成余三码,利用与非门实现。具体步骤.•1、列真值表2、卡诺图化简(多输出函数)3、电路处理,得到电路图:“与-或”式转换成“与非-与非”式3.1.1真值表表3.1.1.12421码转换成余三码真值表X3X2XIX0F3F2FIF000000011000101000010010100110110010001111011100011001001110110101110101111111100未用的码字未用的码字01010000()110()00

3、101110010100011011001111010101111将真值表用卡诺图化简(多输出函数)表3.1.1.22421码转换成余三码卡诺图xixoX3X2001111000001d010d1d110d11100d1dFO=XO,F1:f1=xyx厂x(r+X2X1’xo+xrxixo+x2xixo’F2:XOX3xr001111000110d010d1d111d11F2=X3,X2+X2X1X0+X3’X1F3:xixoX3X2.0001111()00111d010d0d110d00101d1dF3=X3得到关于F的函数:F3=X3F2

4、=X3,X2+X2X1X0+X3’X1F1=X3’X1’X0’+X2X1’X0+X3’X1X0+X2X1XO’FO=XO,将F化简成与非门形式的函数:F3=X3F2=[(X3’X2)’(X2X1XO)’(X3’X1)’]’F1=[(X3’X1’X0’)’(X2X1’X0)’(X3’X1X0)’(X2X1XO’)’J’FO=XO,3.1.2Multisim仿真将以上的函数化简成与非电路的形式,用Multisim仿真绘制原理图如下:该接高电平,这样不会影响电路性质,所以将所以未使用项都接上拉电阻接高电平,如原理图所示。3.1.3结果分析1.延迟分析:由于本电路

5、釆用的器件全部是CMOS电平74HC系列器件,杏阅资料可得,所有74HC系列的典型延迟都一致,为25ns.计算该电路的传输延迟:最多的一级总共有一个反相器和两个与非门,所以总延迟为:25ns*3=75ns,该电路的延迟为75ns。2.成本分析:3个反相器+3个两输入与非门+5个三输入与非门+2个六输入与非门=3*8.22+3*5.70+5*1.00+2*1.02=48.76(元)3.2用3-8译码器74HC138和若干门实现3.2.1函数化简利用3.1中的真值表采用完全译码形式,将无关项全都看做“0”,得到便于译码的F的形式。F3=Z(X3,X2,X1,X

6、0)(0,2,4,6,8)F2=X(X3,X2,X1,X0)(0,3,4,7,8)Fl=^(X3,X2,Xl,X0)(l,2,3,4,9)F0=[(X3,X2,X1,X0)(5,6,7,8,9)3.2.2Multisim仿真由于该函数输入有四位,采用将两片74HC138译码器级联的方法结合门电路来实现目标电路。用Multisim仿真绘制原理图如下:图3.2.22421码转换成余三码74HC138实现仿真图注意:(1)未使用项:在右侧的6输入与非门中有输入未使用,根据与非门的性质,未使用项应该接高电平,这样不会影响电路性质,所以将所以未使用项都接上拉电附接高

7、电平,如原理图所示。(2)译码器的输出端悬空处理对电路没有影响,所以译码器的未使用端悬空。3.2.3结果分析1.延迟分析:由于本电路采用的器件全部是CMOS电平74HC系列器件,查阅资料可得,所有74HC系列的典型延迟都一致,为25ns.计算该电路的传输延迟:最多的一级总共有一个译码器和一个个与非门,所以总延迟为:25ns*2=50ns,该电路的延迟为50ns。2.成本分析:2个译码器+4个六输入与非门=2*6.24+4*1.02=16.48(元)3.3用加法器加辅助电路实现3.3.1实现与仿真利川两片加法器先将2421码转换成8421码,再将8421码转

8、换成余三码。将2421加1010转换成8421码,再将8421码加

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1、3.设计2421码转余3码的码制转换电路,至少用3种不同的方法(必须包括用加法器的方法),如:卡诺图化简,利用与非门实现;•用译码器(如138)和若干门实现;•用多路复用器(如151)和反相器实现;»用加法器加辅助电路(如比较器、各类门)实现;♦用其它方法实现:不论用哪种方法,注意未使用项的处理,分析电路延迟和成木;写出详细的设计文档,并用相关软件画出原理图。分工••李柳完成问题三的设计和记录,10月18号完成后在小组成员讨论组里给康钊未和白欣逸讲解,最后出白欣逸整理成文档,李柳制作ppt讲稿并代表小组担任主讲。首先:设:以X3-X0分别表示2421码中的

2、由高到低的各位,以F3-F0分别表示余三码中由高到低的各位。3.1方案一:卡诺图化简,利用与非门实现。将2421码转换成余三码,利用与非门实现。具体步骤.•1、列真值表2、卡诺图化简(多输出函数)3、电路处理,得到电路图:“与-或”式转换成“与非-与非”式3.1.1真值表表3.1.1.12421码转换成余三码真值表X3X2XIX0F3F2FIF000000011000101000010010100110110010001111011100011001001110110101110101111111100未用的码字未用的码字01010000()110()00

3、101110010100011011001111010101111将真值表用卡诺图化简(多输出函数)表3.1.1.22421码转换成余三码卡诺图xixoX3X2001111000001d010d1d110d11100d1dFO=XO,F1:f1=xyx厂x(r+X2X1’xo+xrxixo+x2xixo’F2:XOX3xr001111000110d010d1d111d11F2=X3,X2+X2X1X0+X3’X1F3:xixoX3X2.0001111()00111d010d0d110d00101d1dF3=X3得到关于F的函数:F3=X3F2

4、=X3,X2+X2X1X0+X3’X1F1=X3’X1’X0’+X2X1’X0+X3’X1X0+X2X1XO’FO=XO,将F化简成与非门形式的函数:F3=X3F2=[(X3’X2)’(X2X1XO)’(X3’X1)’]’F1=[(X3’X1’X0’)’(X2X1’X0)’(X3’X1X0)’(X2X1XO’)’J’FO=XO,3.1.2Multisim仿真将以上的函数化简成与非电路的形式,用Multisim仿真绘制原理图如下:该接高电平,这样不会影响电路性质,所以将所以未使用项都接上拉电阻接高电平,如原理图所示。3.1.3结果分析1.延迟分析:由于本电路

5、釆用的器件全部是CMOS电平74HC系列器件,杏阅资料可得,所有74HC系列的典型延迟都一致,为25ns.计算该电路的传输延迟:最多的一级总共有一个反相器和两个与非门,所以总延迟为:25ns*3=75ns,该电路的延迟为75ns。2.成本分析:3个反相器+3个两输入与非门+5个三输入与非门+2个六输入与非门=3*8.22+3*5.70+5*1.00+2*1.02=48.76(元)3.2用3-8译码器74HC138和若干门实现3.2.1函数化简利用3.1中的真值表采用完全译码形式,将无关项全都看做“0”,得到便于译码的F的形式。F3=Z(X3,X2,X1,X

6、0)(0,2,4,6,8)F2=X(X3,X2,X1,X0)(0,3,4,7,8)Fl=^(X3,X2,Xl,X0)(l,2,3,4,9)F0=[(X3,X2,X1,X0)(5,6,7,8,9)3.2.2Multisim仿真由于该函数输入有四位,采用将两片74HC138译码器级联的方法结合门电路来实现目标电路。用Multisim仿真绘制原理图如下:图3.2.22421码转换成余三码74HC138实现仿真图注意:(1)未使用项:在右侧的6输入与非门中有输入未使用,根据与非门的性质,未使用项应该接高电平,这样不会影响电路性质,所以将所以未使用项都接上拉电附接高

7、电平,如原理图所示。(2)译码器的输出端悬空处理对电路没有影响,所以译码器的未使用端悬空。3.2.3结果分析1.延迟分析:由于本电路采用的器件全部是CMOS电平74HC系列器件,查阅资料可得,所有74HC系列的典型延迟都一致,为25ns.计算该电路的传输延迟:最多的一级总共有一个译码器和一个个与非门,所以总延迟为:25ns*2=50ns,该电路的延迟为50ns。2.成本分析:2个译码器+4个六输入与非门=2*6.24+4*1.02=16.48(元)3.3用加法器加辅助电路实现3.3.1实现与仿真利川两片加法器先将2421码转换成8421码,再将8421码转

8、换成余三码。将2421加1010转换成8421码,再将8421码加

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