赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc

赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc

ID:28146635

大小:31.00 KB

页数:8页

时间:2018-12-08

赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc_第1页
赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc_第2页
赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc_第3页
赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc_第4页
赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc_第5页
赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc_第6页
赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc_第7页
赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc_第8页
资源描述:

《赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明.doc》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、赛灵思(Xilinx)FPGA用户约束文件的分类和语法说明  FPGA设计中的约束文件有3类:用户设计文件(.UCF文件)、网表约束文件(.NCF文件)以及物理约束文件(.PCF文件),可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为:用户在设计输入阶段编写UCF文件,然后UCF文件和设计综合后生成NCF文件,最后再经过实现后生成PCF文件。UCF文件是ASC2码文件,描述了逻辑设计的约束,可以用文本编辑器和Xilinx约束文件编辑器进行编辑。NCF约束文件的语法和UCF文件相同,二者的区别在于:UCF文件由用户输入,NCF文件由综合工具自动生成,当二者发生冲突时,以UCF文件为

2、准,这是因为UCF的优先级最高。PCF文件可以分为两个部分:一部分是映射产生的物理约束,另一部分是用户输入的约束,同样用户约束输入的优先级最高。一般情况下,用户约束都应在UCF文件中完成,不建议直接修改NCF文件和PCF文件。约束文件的后缀是.ucf,所以一般也被称为UCF文件。创建约束文件有两种方法,一种是通过新建方式,另一种则是利用过程管理器来完成。第一种方法:新建一个源文件,在代码类型中选取“ImplementaTIonConstrainsFile”,在“FileName”中输入约束文件的名称。单击“Next”按键进入模块选择对话框,选择要约束的模块,然后单击“Next”进入下一页,再

3、单击“Finish”按键完成约束文件的创建。第二种方法:在工程管理区中,将“Sourcefor”设置为“Synthesis/ImplementaTIon”。“ConstrainsEditor”是一个专用的约束文件编辑器,双击过程管理区中“UserConstrains”下的“CreateTImingConstrains”就可以打开“ConstrainsEditor”。需要注意的是,UCF文件是大小敏感的,端口名称必须和源代码中的名字一致,且端口名字不能和关键字一样。但是关键字NET是不区分大小写的。UCF文件的语法说明:1.语法UCF文件的语法为:{NET

4、INST

5、PIN}“signal_n

6、ame”Attribute;其中,“signal_name”是指所约束对象的名字,包含了对象所在层次的描述;“Attribute”为约束的具体描述;语句必须以分号“;”结束。可以用“#”或“”添加注释。需要注意的是:UCF文件是大小写敏感的,信号名必须和设计中保持大小写一致,但约束的关键字可以是大写、小写甚至大小写混合。例如:NET“CLK”LOC=P30;“CLK”就是所约束信号名,LOC=P30;是约束具体的含义,将CLK信号分配到FPGA的P30管脚上。对于所有的约束文件,使用与约束关键字或设计环境保留字相同的信号名会产生错误信息,除非将其用”“括起来,因此在输入约束文件时,最好用”“

7、将所有的信号名括起来。  2.通配符在UCF文件中,通配符指的是“*”和“?”。“*”可以代表任何字符串以及空,“?”则代表一个字符。在编辑约束文件时,使用通配符可以快速选择一组信号,当然这些信号都要包含部分共有的字符串。例如:NET“*CLK?”FAST;将包含“CLK”字符并以一个字符结尾的所有信号,并提高了其速率。在位置约束中,可以在行号和列号中使用通配符。例如:INST“/CLK_logic遍历level1种的模块,但不遍历更低层的模块管脚和区域约束语法(也可以通过Floorplanner约束)LOC约束是FPGA设计中最基本的布局约束和综合约束,能够定义基本设计单元在FPGA芯片中

8、的位置,可实现绝对定位、范围定位以及区域定位。此外,LOC还能将一组基本单元约束在特定区域之中。LOC语句既可以书写在约束文件中,也可以直接添加到设计文件中。换句话说,ISE中的FPGA底层工具编辑器(FPGAEditor)、布局规划器(Floorplanner)和引脚和区域约束编辑器的主要功能都可以通过LOC语句完成。LOC语句语法INST“instance_name“LOC=locaTIon;其中“location”可以是FPGA芯片中任一或多个合法位置。如果为多个定位,需要用逗号“,”隔开,如下所示:LOC=location1,location2,...,locationx;目前,还不

9、支持将多个逻辑置于同一位置以及将多个逻辑至于多个位置上。需要说明的是,多位置约束并不是将设计定位到所有的位置上,而是在布局布线过程中,布局器任意挑选其中的一个作为最终的布局位置。范围定位的语法为:INST“instance_name”LOC=location:location[SOFT];表常用的LOC定位语句[[wysiwyg_imageupload:169:]]使用LOC完成端口定义时,其语法如下:NET

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。