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1、全局时序约束©2003Xilinx,Inc.AllRightsReserved目标完成本部分内容的培训后，你将能够：•为简单的同步设计加全局时序约束•利用ConstraintsEditor（约束编辑器）指定全局时序约束GlobalTimingConstraints7-3©2003Xilinx,Inc.AllRightsReserved要点•简介•全局约束•约束编辑器•总结GlobalTimingConstraints7-4©2003Xilinx,Inc.AllRightsReserved时序约束和项目的关系时序约束对项目有什么影响？•实现工具不会试图
2、发现能够获得最佳速度的布局和布线方式–相反，设计实现工具试图满足您设定的性能目标•性能目标通过时序约束来体现–时序约束提高设计性能的途径是将逻辑放得尽可能近，从而使用尽可能短的布线资源–请注意，当我们讨论约束编辑器时，我们在这儿指的是XilinxConstraintsEditorGlobalTimingConstraints7-5©2003Xilinx,Inc.AllRightsReserved没有时序约束•这一设计没有时序约束和引脚分配–请注意布局和引脚的逻辑结构–这一设计的最大系统时钟频率为50MHzGlobalTimingConstraints
3、7-6©2003Xilinx,Inc.AllRightsReserved有时序约束•这是相同的设计，但在约束编辑器中输入了三条全局时序约束•这一设计的最大系统时钟频率为60MHz•注意逻辑的大部分都布置在靠近器件边沿的地方，也就是靠近引脚的地方GlobalTimingConstraints7-7©2003Xilinx,Inc.AllRightsReserved有关时序约束的更多内容•应当用时序约束来定义您的性能目标–过紧的时序约束将会延长编译时间–不实际的约束会导致设计实现工具停止运行–利用综合报告或映射后静态时序报告来判断约束是否可行•在设计实现后
4、，察看布局布线后静态时序报告判断是否达到预定的性能目标–如果约束没有满足，利用时序报告确定原因GlobalTimingConstraints7-8©2003Xilinx,Inc.AllRightsReserved路径端点•有两种类型的路径端点：–I/O引脚–同步单元（触发器、锁存器和RAM）•创建一条时序约束的过程包括两步–步骤1：创建路径端点组–步骤2：指定组之间的时序要求•全局约束使用缺省路径端点组–所有触发器、所有I/O引脚等GlobalTimingConstraints7-9©2003Xilinx,Inc.AllRightsReserved小
5、测验小测验GlobalTimingConstraints7-10©2003Xilinx,Inc.AllRightsReserved复习问题•一条全局约束可覆盖多条延迟路径•如果箭头所指的路径是约束路径，该电路中的约束路径的端点是什么？•本电路中的所有寄存器有什么共同之处？FLOP1FLOP2FLOP3ADATAOUT1DQDQDQCLKBUFGFLOP4FLOP5DQDQOUT2BUS[7..0]=组合逻辑CDATAGlobalTimingConstraints7-11©2003Xilinx,Inc.AllRightsReserved答案•本电路中的
6、路径端点是什么？–FLOP1,FLOP2,FLOP3,FLOP4,和FLOP5•本电路中的所有寄存器有什么共同之处？–它们的时钟信号相同。参考该时钟网络建立的约束可以覆盖到该设计中所有寄存器之间的路径FLOP1FLOP2FLOP3ADATAOUT1DQDQDQCLKBUFGFLOP4FLOP5DQDQOUT2BUS[7..0]CDATAGlobalTimingConstraints7-12©2003Xilinx,Inc.AllRightsReserved要点•简介•全局约束•约束编辑器•总结GlobalTimingConstraints7-13©20
7、03Xilinx,Inc.AllRightsReservedPERIOD约束•PERIOD（周期）约束适用于采用同一时钟参考网络的同步元件间的路径•PERIOD约束不适用于从输入引脚至输出引脚（纯组合）、从输入引脚至同步元件，或从同步元件至输出引脚的路径FLOP1FLOP2FLOP3ADATAOUT1DQDQDQCLKBUFGFLOP4FLOP5DQDQOUT2BUS[7..0]CDATAGlobalTimingConstraints7-14©2003Xilinx,Inc.AllRightsReservedPERIOD约束的特点•PERIOD约束应该
8、使用最准确的时序信息，工具会自动考虑到：–源和目标触发器间的时钟相移–同步在时钟负沿的同步元件–不对称的时钟
