fpga quartus_ii_时钟约束

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1、FPGAQuartusII时钟约束时钟约束（ClockSpecification）：约束所有时钟（包括你的设计中特有的时钟）对准确的时序分析结果而言是必不可少的。QuartusIITimeQuestTimingAnalyzer为各种各样的时钟配置和典型时钟提供许多SDC命令。这个章节将介绍SDC可用的应用编程接口，以及描述指定的时钟特性。时钟（Clocks）使用create_clock命令为任何register,port或pin进行时钟特性描述，使其具有独一的时钟特性。例6–2展示了create_clock命令：Example6–2.create_

2、clockCommandcreate_clock-period[-name][-waveform][-add]Table6–6.create_clockCommandOptions选项描述-period指定时钟周期[-name]指定时钟名称（不一定是约束时钟的节点名称）[-waveform]指定时钟上升沿/下降沿[-add]可以对一个时钟节点进行多个时钟约束指定你要约束的时钟（目

3、标节点）Example6–3约束时钟频率100MHz，占空比50%，0ns上升沿，5ns下降沿。Example6–3.100MHzClockCreationcreate_clock–period10–waveform{05}clkExample6–4和上例相差90度的相位。Example6–4.100MHzShiftedby90DegreesClockCreationcreate_clock–period10–waveform{2.57.5}clk_sys使用create_clock命令约束时钟缺省的sourceLatency值为0。Quartus

4、IITimeQuestTimingAnalyzer自动为非虚拟时钟（non-virtualclocks）计算时钟网络延时（clock’snetworklatency）。QuartusIIHandbook,Volume36-29生成时钟（GeneratedClocks）QuartusIITimeQuestTimingAnalyzer可以把修改或改变主时钟（或者引入时钟）特性的分频时钟、波纹时钟和电路作为生成时钟。你可以定义这些电路的输出作为生成时钟。这些定义可以让QuartusIITimeQuestTimingAnalyzer分析这些时钟以及关联的时

5、钟网络延时（networklatency）。使用create_generated_clock命令定义生成时钟。Example6–5.create_generated_clockCommandcreate_generated_clock[-name]-source[-edges][-edge_shift][-divide_by][-multiply_by][-duty_cycle][-add][-invert][-m

6、aster_clock][-phase][-offset]Table6–7.create_generated_clockCommandOptions选项描述-name生成时钟名-source指定被设定的时钟节点-edges

7、-edge_shift-edges指定和主时钟的上升沿和下降沿有关的新的上升沿和下降沿-divide_by

8、-multiply_by-divide_b

9、y和-multiply_by要素是基于第一个时钟上升沿，通过设定来延长或者缩短指定要素的波形-duty_cycle指定生成时钟的占空比-add允许你对同一个管脚添加多个时钟约束-invert-master_clock用于主管脚上有多个时钟存在时指定一个主时钟-phase指定生成时钟的相位-offset指定生成时钟的偏移指定被分配到的目标管脚源延时是由于从主时钟（不一定是主管脚）开始的时钟网络延时所致。你可以使用set_clock_latency–sour

10、ce命令约束源延时。Figure6–17展示了如何产生一个基于10ns时钟的反向生成时钟：Figure6–17.Gener