FPGA中全局时钟的运用

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1、FPGA中全局时钟的运用（转贴）FPGA的全局时钟应该是从晶振分出來的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的；因为全局时钟需要驱动很多模块，所以金局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强。但是如果这些引脚用完了，就只能用一般的引脚了，而他们的驱动能力不强，有可能不能满足你的时序要求。（驱动能力小的，产生的延迟会人一些）理论上，FPGA的任意一个管脚都可以作为时钟输入端口，但是FPGA专门设计了全局时钟，全局时钟总线是一条专用总线，到达片内各部分触发器的时间最短，不见得是时

2、间最短，而是到达片内各部分触发器的skew最小所以用全局时钟芯片工作授可靠，但是如果你设计的时候时钟太多，FPGA上的全局时钟管脚用完了就出现不够用的悄况。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等。1.IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所冇从全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错oIBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI>LVDS>L

3、VPECL、LVTTL、PCI、PCIX和SSTL等多种格式的10标准。2.IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT.LVDS、LVPECL和ULVDS等多种格式的10标准。3.BUFG是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的1OB、CLB、选择性块RAM的时钟延迟和抖动最小。4.BUFGCE是带有时钟使能端的全局缓冲。它有一个输入1、一个使能端CE和一个输出端0。只有当BUFGCE的使能端CE有效（高电平）时，BUFG

4、CE才冇输出。5.BUFGMUX是全局时钟选择缓冲，它有1（）和II两个输入，一个控制端S,一个输出端O。当S为低电平时输出时钟为10,反Z为II。謂要指出的是BUFGMUX的应用十分灵活，10和II两个输入时钟ft至可以为异步关系。6.BUFGP相当于IBUG加上BUFG。7.BUFGDLL是全局缓冲延迟锁相环，相当于BUFG与DLL的结介。BUFGDLL在早期设计中经常使用，用以完成全局时钟的同步和驱动等功能。随着数字时钟管理单元（DCM）的日益完善，H前BUFGDLL的应用已经逐渐被DCM所取代。8.DCM即数字时钟管理单元，主要完成时钟的同步、移相、分频、倍频和去抖动

5、等。DCM与全局吋钟有着密不可分的联系，为了达到最小的延迟和抖动，儿乎所冇的DCM应用都要使用全局缓冲资源。DCM可以用XilinxISE软件中的ArchilectureWizard直接生成。金局时钟资源的使用方法全局时钟资源的使川方法有以下5种。1.IBUFG+BUFG的使川方法：IBUFG后面连接BUFG的方法是最基本的全局时钟资源使用方法，由TIBUFG组合BUFG相当于BUFGP,所以在这种使用方法也称为BUFGP方法。2.IBUFGDS+BUFG的使用方法：当输入时钟信号为差分信号时，需要使用IBUFGDS代替IBUFG。3.IBUFG+DCM+BUFG的使用方法：

6、这种使用方法最灵活，对全局时钟的控制更加冇效。通过DCM模块不仅仅能对时钟进行同步、移相、分频和倍频等变换，而且可以使全局时钟的输出达到无抖动延迟。4.Logic+BUFG的使用方法：BUFG不但可以驱动IBUFG的输岀，还可以驱动其它普通信号的输岀。当某个信号（时钟、使能、快速路径）的扇出非常大，并且要求抖动延迟最小时，可以使用BUFG驱动该信号，使该佶号利用全局时钟资源。但需耍注意的是，普通10的输入或普通片内信号进入全局时钟布线层需要一个尚有的延时，一般在10ns左右，即普通10和普通片内信号从输入到BUFG输出有一个约10ns左右的固有延时，但是BUFG的输出到片内所

7、有单元（IOB、CLB、选择性块RAM）的延时可以忽略不计为“O”ns。5.Logic+DCM+BUFG的使用方法：DCM同样也可以控制并变换普通时钟信号，即DCM的输入也可以是普通片内信号。使用全局时钟资源的注意事项全局时钟资源必须满足的重要原则是：使用IBUFG或IBUFGDS的充分必要条件是信号从专用全局时钟管脚输入。换言Z,当某个信号从全局时钟管脚输入，不论它是否为时钟佶号，都必须使用IBUFG或IBUFGDS：如果对某个信号使用了IBUFG或IBUFGDS硬件原语，则这个信号必定是从全局时钟管