xilinx语法约束举例说明

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1、XILINX语法约束举例说明序号页码关键字举例及描述1.10TIMESPEC/FROMTOTIMESPEC"TS01"=FROMFFSTOFFS30;时序约束TS01规定从触发器到触发器的最大时间为30ns2.10TIMESPEC/FROMTOTIMESPEC"TS02"=FROMLATCHESTOLATCHES25;时序约束TS02规定从锁存器到锁存器的最大时间为25ns3.10TIMESPEC/FROMTOTIMESPEC"TS03"=FROMPADSTORAMS70;时序约束TS03规定从引脚到RAMS的最大时间为7

2、0ns4.10TIMESPEC/FROMTOTIMESPEC"TS04"=FROMFFSTOPADS55;时序约束TS04规定从触发器到引脚的最大时间为55ns5.10TIMESPEC/FROMTOTIMESPEC"TS01"=FROMBRAMS_PORTATOBRAMS_PORTB(gork*);时序约束TS01规定所有符合下列所有条件的路径：1）从BRAMS_PORTA端口输出；2）从BRAMS_PORTB端口输入，并且BRAMS_PORTB端口的输出需要驱动与gork*相匹配的信号。6.10NET/TNM_NETNE

3、T"X"TNM_NET=BRAMS_PORTAgroupA;时序分组groupA包含所有由网络X驱动的BRAMS_PORTA端口路径。7.10NET/TNM_NETNET"X"TNM_NET=BRAMS_PORTB(dob*)groupB;时序分组groupA包含所有符合下列所有条件的BRAMS_PORTB路径：1)由网络X驱动的BRAMS_PORTB端口；2)BRAMS_PORTB至少需要驱动1个与dob*匹配的信号。8.10INST/TNMINST"Y"TNM=BRAMS_PORTBgroupC;时序分组groupC包

4、含所有实例Y下的BRAMS_PORTB的端口。9.10INST/TNMINST"Y"TNM=BRAMS_PORTA(doa*)groupD;时序分组groupD包含所有符合下列所有条件的路径：1）属于实例Y下的BRAMS_PORTA的端口；2）BRAMS_PORTA至少需要驱动1个与doa*匹配的信号。10.10TIMEGRPTIMEGRP"groupE"=BRAMS_PORTA;时序分组groupE包含所有双端口RAM单元中的A端口。相当于BRAMS_PORTA(*)1.10TIMEGRPTIMEGRP"groupF"=

5、BRAMS_PORTB(mem/dob*);时序分组groupF包含所有双端口RAM单元中的，输出端驱动信号中包含mem/dob*信号的B端口2.10名字限定语法predefinedgroup(name_qualifier[name_qualifier])预定义组名字限定语法。其中name_qualifier是包含全部层级的，并由相应原语驱动的网络。3.22NET/TNM_NETNET"netname"TNM_NET=[predefined_group]identifier;4.29Verilog(*attribute_n

6、ame*)默认值为1。与(*attribute_name="1"*)意义相同。5.29Verilog(*clock_buffer="IBUFG"*)inputCLK;6.29Verilog(*INIT="0000"*)reg[3:0]d_out;7.29Verilogalways@(current_stateorreset)begin(*parallel_case*)(*full_case*)case(current_state)8.30Verilog(*mult_style="pipe_lut"*)MULTmy_mult

7、(a,b,c);9.32疑问NET"$SIG_0MAXDELAY"=10;NET"$SIG_1MAXDELAY"=12ns;疑问：上面是否应将"$SIG_0MAXDELAY"改为"$SIG_0"MAXDELAY10.33EXCEPTTIMEGRP"input_pads"=PADSEXCEPToutput_pads;时序分组input_pads是除output_pads分组外的所有引脚。1.33保留字NETnetOFFSET=IN20BEFORECLOCK;错误NET"net"OFFSET=IN20BEFORECLOCK;正

8、确NET"$SIG_0"OFFSET=IN20BEFORECLOCK;正确NET"~OUTSIG1"OFFSET=IN20BEFORECLOCK;正确2.33通配符NET"*AT?"FAST;将倒数第3、2个字符为AT的所有网络设置为高速属性。3.33通配符INST"$1I3*/ROM2"INIT=55