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时间:2019-02-27
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1、手把手课堂:FPGA101赛灵思FPGA设计时序约束指南时序约束可以成为设计人员最好的朋友,能帮助您快速完成设计。120赛灵思中国通讯37期期手把手课堂:FPGA101作者:AustinLesea,强,其优先级越高。举例来说,时钟网络首席工程师上的某个一般性PERIOD约束将被特定XilinxInc.网络的具有更高优先级的FROM:TO约Austin.lesea@xilinx.com束所覆盖。特定FROM:TO(或FROM:THRU:作为赛灵思用户论坛的定期访客(见TO)约束在时钟域内任意网络中的重要http://forums.xilinx.com),我注意到新用性均高于一
2、般性约束。户往往对时序收敛以及如何使用时序约束为便于进行约束的优先级排列,可运来达到时序收敛感到困惑。为帮助FPGA®行赛灵思时序分析器(ISEDesignSuite设计新手实现时序收敛,让我们来深入了中的静态时序分析工具),并生成时序规解时序约束以及如何利用时序约束实现格迭代报告,即常说的.tsi报告。该报告FPGA设计的最优结果。说明了各约束间是如何迭代的,以及该工具如何为各约束设置默认优先级。何为时序约束?为保证设计的成功,设计人员必须确采用PRIORITY约束关键词可手动保设计能在特定时限内完成指定任务。要设置任一时序约束的优先级并使其优先实现这个目的,我们可将时序
3、约束应用于于默认的或预先设定的优先级。这对同连线中——从某FPGA元件到FPGA内一路径上的两个或多个时序约束发生冲部或FPGA所在PCB上后续元件输入的突时尤为有用。这里的优先级指的是同一条或多条路径。一路径上有两个或多个时序约束时,该应用哪一个。其余的低优先级约束则被忽在FPGA设计中主要有四种类型略。优先级可在-10~+10的范围内设置。的时序约束:PERIOD、OFFSETIN、PRIORITY值越低,优先级越高。注意该OFFSETOUT以及FROM:TO(多周期)值不会影响到哪些路径应率先布局和走约束。线,只有当优先级相同的两个约束出现在PERIOD约束与建组同一
4、路径上时,它才会影响由哪个约束控每个同步设计要有至少一个制该路径。PERIOD约束(时钟周期规格),这是最基下面将以PERIOD只控制从同步本的约束类型,指定了时钟周期及其占空元件到同步元件之间的网络,如FFS到比。若设计中有不止一个时钟,则每个时FFS为例来进一步介绍(约束以蓝色显示钟都有自己的PERIOD约束。PERIOD如下):约束决定了我们如何进行布线,来满足设计正常工作的时序要求。为简化时序约束应用过程,常常可将具有类似属性的连线分组为一组总线或一创建名为tnm_clk20的TIMEGRP组控制线。这样做有助于完成正确为设计(时序分组),包含网络clk20驱动的所
5、有约束定义优先级这一关键步骤。下游同步组件。这些同步元件间的所有路径均受时序规格“TS_clk20:20ns”(同步设计约束优先次序排列元件到同步元件20纳秒的时间要求)的若设计有多重约束,则需进行优先次约束。“HIGH50%”指clk20的占空比为序排列。一般来说,约束的一般性越强,50/50。其优先级越低。相反,约束的针对性越2010年秋季刊11手把手课堂:FPGA101只使用FPGAEditor查看底层结构“知其所以然”,了解工具对设计的所做的处理,以达到让设计恰当地使用FPGA资源来实现的目的。首先试试重构电路来满足设计的时序要求。在第二个例子中,我们使用FROM:
6、是否有路径受多重时钟域的约束。下面尚未得到充分满足,数据到达太迟。TO约束来定义对两个分组间路径的要是约束迭代报告的例子:时钟路径本身也有延迟或偏移。因求,即:此,要分析时序,工具需计算出数据和时钟到达所分析触发器的时间。约束违例的简便补救办法重申一下:PERIOD约束定义的是该命令的作用是告知工具,确保数触发器等同步元件的时钟周期。可使用据从时序分组“my_from_grp”包含的元时序分析器来验证同步元件之间的所有件到“my_to_grp”的元件所用时间为40在本例中,高优先级的FROM:TO路径是否满足设计的建立和保持时序要纳秒。时序分析器仍将计算从源分组到目约束(仅
7、一个)将优先于PERIOD约束求。PERIOD约束违例将以负的时序裕标分组的时钟偏移,不过若时钟关联,则应用。量显示在在时序报告,并说明到底是建优先级较低。也可使用如下预定义分组:建立和保持立时间还是保持时间要求出现违例。在实际的同步数字系统中,数据必所以若报告显示发生了建立时间违须先于进行采样的时钟脉冲边沿到达。例时该作何处理?应找出两个所分析的达到这一目标所需的最短时间称为“建立同步元件间一条较快路径,或至少是某若不选定时间单位(纳秒、皮秒等),时间”。种方法来确保数据在合适时间内到达并则工具将自动默认为纳秒。
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