基于cpld的容错存储器的设计实现

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1、基于CPLD的容错存储器的设计实现

2、第1　　译码时把数据再次编码所得到的新校验位与原校验位模2加，便得到伴随式S，由其可判别错误类型：500)this.style.ouseg(this)">(1)若S＝0，则认为没有错误；　　(2)若S≠0，且S含有奇数个1，则认为产生了单位错；若S≠0，且S含有偶数个1，则认为产生了2位错。500)this.style.ouseg(this)">因此，错误图样S＝［s0　s1　s2　s3　s4］与产生的错误一一对应，从而实现纠一检二功能。2　存储器容错芯片设计实现2．1　存储器设计实现方案(1

3、)备份行(或列)方案　　这种方案是在存储芯片的设计与制造过程中增加若干备份的行(或列)。在芯片测试时，若发现失效的行(或列)，则通过激光(或电学)的处理，用备份行(或列)去代替。此方法的优点是设计简单，管芯面积增加较少，电路速度没有损失。但是，他需要增加某些测试与修正实效行(或列)的工艺环节，更重要的弱点是这种方案仅适用于RAM，不能用于ROM。(2)纠错编码方案　　这种方案是在存储芯片内部采用纠错编码，自动检测并纠正错误。此方案不需要额外的测试和纠正错误等工艺环节，除提高成品率外，还对可靠性有明显改进。这种方案最突出的优点是特

4、别适合ROM；在对速度要求不高的情况下也可用于RAM。他的主要缺点在于要占用额外的芯片面积，同时因编译码而影响芯片整个的工作速度。将用于存储器系统级的纠错编码等容错技术引入存储器芯片内部，是提高存储芯片成品率和可靠性的有效措施。例如服务器中使用的ECC内存就采用了此技术。　　本文的容错存储器采用纠错码方案，其实现框图如图1所示。500)this.style.ouseg(this)">2．2　纠检错电路设计　　纠检错电路必须配合CPU的读写时序进行工作，可以将CPU的时序分为读周期和写周期。在写周期时，总线通过纠错电路直接将数据写

5、入到存储器，同时数据通过纠错电路产生5b校验码写入到冗余存储器。读周期时分成2步，第1步从存储器和冗余存储器分别读取数据和校验位数据送入纠错电路锁存；第2步进行检错，如果没有错误直接将数据送出到数据总线，有2位错产生中断进行处理，有1位错对数据进行纠错并送入数据总线。因需要的是正确数据，如果是校验位出错则不进行任何处理，直接输出正确数据。　　2．3　电路输入输出设计　　RD，7128作为设计环境［5］，图3是纠检错电路仿真图形，用CPLD实现纠检错电路仿真，图中118～205ns时从数据线上写入数据AA，359～443ns时仿真

6、了读数据时产生1位错情况，601～692ns时仿真了产生2位错情况，此时检测到了2位错，但是不能纠正。781～863ns时仿真了校验位产生1位错时的情况。　500)this.style.ouseg(this)">　　4　分析与结论　　本文利用最佳奇权码的基本原理设计的纠错码电路可以校正单位错，检出2位错，存储器不因单位错而中断工作，故其平均无故障时间MTBF增大，提高了可靠性。但是纠一检二码的新增器材又使MTBF有所下降。　　在效率上，设在时间T内，发生1位错的次数为n1，发生2位及多位错的次数为n2，采用纠错码时，平均无故障时

7、间为T1＝T/(n1＋n2)，采用最佳奇权码后，1位错是可纠的，仅2位及多位错是不可纠的，作为出错处理。设由于采用纠错码而增加器材δ％，因而采用最佳奇权码后的平均无故障时间为：500)this.style.ouseg(this)">据资料估计，对于1位错占整个错误的比例500)this.style.ouseg(this)">，增益G=4.6～9．3。通过CPLD来实现存储器的容错，大大缩短了设计开发周期，降低了成本，同时提高了系统的可靠性。