ic设计基础电子招聘笔试题　

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1、1C设计基础电子招聘笔试题1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。（未知）答案：FPGA是可编程ASIC。ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC（ApplicationSpeci

2、ficIC）相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目）1、1C设计前端到后端的流程和eda工具。（未知）8、从RTLsynthesis到tapeout之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic的d

3、esignflow。（威盛VIA上海笔试试题）10、写出asic前期设计的流程和相应的工具。（威盛）11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试）先介绍下1C开发流程：1.）代码输入（designinput）用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMITVISUALHDLMENTORRENIOR图形输入••composer（cadence）;viewlogic（viewdraw）2.）电路仿真（circuitsimulation）将vhd代码进行先前逻辑仿真，验证功

4、能描述是否正确数字电路仿真工具：Verolog：CADENCEVerolig-XLSYNOPSYSVCSMENTORModle—simVHDL:CADENCENC-vhdlSYNOPSYSVSSMENTORModle-sim模拟电路仿真工具：AVANTIHSpicepspice，spectremicromicrowave:eesoft:hp2.）逻辑综合（synthesistools）逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gatesdelay）反标到生成的门级网表中，

5、返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。12、请简述一下设计后端的整个流程？（仕兰微面试题目）13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微面试题目）14、描述你对集成电路工艺的认识。（仕兰微面试题目）15、列举几种集成电路典型工艺。工艺上常提到，指的是什么？（仕兰微面试题目）16、请描述一下国内的工艺现状。（仕兰微面试题目）17、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）18、描述CMOS电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）19、解

6、释latch-up现象和Antennaeffect和其预防措施.（未知）20、什么叫Latchup?（科广试题）21、什么叫窄沟效应？（科广试题）22、什么是NMOS、PMOS、CMOS?什么是增强型、耗尽型?什么是PNP、NPN?他们有什么差别？（仕兰微面试题目）23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？（仕兰微面试题目）24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转移特性。（Infineon笔试试题）25、以interver为例，写出N阱C

7、MOS的process流程，并画出剖面图。（科广试题）26、Pleaseexplainhowwedescribetheresistanceinsemiconductor.Comparetheresistanceofameta1,polyanddiffusionintranditionalCMOSprocess.（威盛笔试题circuit）27、说明mos—半工作在什么区。（凹凸的题目和面试）28、画p_bulk的nmos截面图。（凹凸的题目和面试）29、写schematienote（?），越多越好。（凹凸的题目和面试）30、寄生

8、效应在ic设计中怎样加以克服和利用。（未知）31、太底层的M0S管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除非面试出题的是个老学究。1C设计的话需要熟悉的软件:Cadence,Synopsys,Avant,UNIX当然也要大概会