某ic设计公司的招聘面试题

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1、某IC设计公司的招聘面试题在网上看到的某IC设计公司的招聘面试题，很多和数字电路相关，大家看看会做几题，顺便考察一下自己的数字电路学的如何，能否满足出去工作的需要  1.setup和holdup时间,区别.    2.多时域设计中,如何处理信号跨时域    3.latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的    4.BLOCKINGNONBLOCKING赋值的区别    5.MOORE与MEELEY状态机的特征    6.IC设计中同步复位与异步复位的区别    7.实现N位Johnson

2、Counter,N=5    8.用FSM实现101101的序列检测模块[此贴子已经被作者于2004-12-111:43:02编辑过]--  作者：06003314--  发布时间：2004-11-3021:21:00--  好难啊我怎么都看不懂的．什么题啊--  作者：senor--  发布时间：2004-11-3023:29:00--  连题目都看不懂啊，看来数字电路还得好好补课--  作者：04203724--  发布时间：2004-12-19:48:00--  --  作者：07202216--  发布时间：2004-12-112:49

3、:00--  是不懂啊！--  作者：oldjun--  发布时间：2004-12-113:06:00--  没学到……好象！--  作者：senor--  发布时间：2004-12-113:25:00--  第一题很简单，任何一本数字电路书上都能找到setuptime建立时间，即触发器的时钟沿到来之前，数据端的数据稳定不变的时间holdtime保持时间，触发器的时钟沿结束后，数据端数据稳定不变的时间    第二题必须明白题目的意思，多时域就是在一个大系统中的两个小系统采用了不同的时钟，这会造成数据的亚稳态（什么叫亚稳态请查看相关资料），为了避

4、免亚稳态向后级传播必须采取一定的措施，一般有以下几种：    设前一个系统的时钟为CLK1,后一个系统的时钟为CLK2。如果CLK1的频率小于CLK2，则CLK1输出信号即CLK2的输入脉冲宽度必然在1个CLK2周期以上,附加一个触发器足够采样到稳定数据了。但如果CLK1的频率大于CLK2，则CLK1输出信号即CLK2的输入脉冲宽度不能保证在1个CLK2周期以上,所以必须要在前面的基础上再附加一个触发器，也就是2个触发器才能免除亚稳态的传播。不管采用一个还是两个都会降低系统的运行速度。    当然有一种情况例外，就是附加触发器和CLK2时钟域不

5、能满足建立和保持时间要求，但这种情况的出现本身就是一个失败的设计。    另外并不是加了附加触发器就解决两个时钟域的问题了，其实这只是解决了亚稳态的传播，并不能解决误采样的问题。    另外一种采用的比较多的方法是用FIFO或者RAM做缓存，前一个系统将数据存入，后一个系统将数据读出，这可以很好的解决多时钟域的问题，不过要牺牲一些资源。    还有一种方法是用附加高速时钟做同步处理，一般加2个触发器，将原来的时钟作为数据，高速时钟做时钟，然后对触发器的输出结果做一个异或运算就OK    其他的多时域解决方法没想到。    休息一下解答后面的题目

6、声明：我的回答不是标准答案，只是我个人的看法[此贴子已经被作者于2004-12-113:33:25编辑以文本方式查看主题-  东南大学电工电子实验中心  (http://eae.seu.edu.cn/bbs/index.asp)--  电路和数字逻辑设计  (http://eae.seu.edu.cn/bbs/list.asp?boardid=3)----  某公司的招聘面试题  (http://eae.seu.edu.cn/bbs/dispbbs.asp?boardid=3&id=17)--  作者：senor--  发布时间：2004-11

7、-2914:12:00--  某公司的招聘面试题在网上看到的某IC设计公司的招聘面试题，很多和数字电路相关，大家看看会做几题，顺便考察一下自己的数字电路学的如何，能否满足出去工作的需要  1.setup和holdup时间,区别.    2.多时域设计中,如何处理信号跨时域    3.latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的    4.BLOCKINGNONBLOCKING赋值的区别    5.MOORE与MEELEY状态机的特征    6.IC设计中同步复位与异步复位的区别    7.

8、实现N位JohnsonCounter,N=5    8.用FSM实现101101的序列检测模块[此贴子已经被作者于2004-12-111:43:02编