基于FPGA数字秒表设计实验报告

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1、电子科技大学标准实验报告实验项目：基于FPGA数字秒表设计目录1.秒表设计要求12.设计思路12.1功能模块12.1.1分频器12.1.2计数器12.1.3数据锁存器12.1.4控制器12.1.5扫描显示的控制电路22.1.6显示电路32.1.7按键消抖电路33.电路实现44.程序仿真104.1分频器104.1.1计数器电路综合114.1.2计数器电路仿真114.2同步计数器134.2.1计数器实现134.2.2计数器仿真154.2.3同步计数器电路综合174.3按键消抖电路184.3.1按键消抖电路实现184.3.2按键消抖电路仿真184.3.3按键消抖电路综合204.4八段

2、译码器204.4.1八段译码器实现204.4.2八段译码器仿真214.4.3八段译码器电路综合224.5控制器234.5.1控制器234.5.1控制器仿真244.5.3控制器电路综合255.2ViewTechnologySchematic：265.3管脚锁定：276.实验结论271.秒表设计要求（1）秒表的计时范围为00：00：00~59：59：99。（2）两个按钮开关Start/Stop和Split/Reset，控制秒表的启动、停止、分段和复位：在秒表已经被复位的情况下，按下“Start/Stop”键，秒表开始计时。在秒表正常运行的情况下，如果按下“Start/Stop”键，

3、则秒表暂停计时；再次按下该键，秒表继续计时。在秒表正常运行的情况下，如果按下“Split/Reset”键，显示停止在按键时的时间，但秒表仍然在计时；再次按下该键，秒表恢复正常显示。在秒表暂停计时的情况下，按下“Split/Reset”键，秒表复位归零。2.设计思路2.1功能模块2.1.1分频器对晶体振荡器产生的时钟信号进行分频，产生时间基准信号2.1.2计数器对时间基准脉冲进行计数，完成计时功能2.1.3数据锁存器锁存数据使显示保持暂停2.1.4控制器通过产生锁存器的使能信号来控制计数器的运行、停止以及复位设计分析：2.1.5扫描显示的控制电路包括扫描计数器、数据选择器和7段译

4、码器，控制8个数码管以扫描方式显示计时结果，原理图如下：实验电路板上的按键2.1.6显示电路2.1.7按键消抖电路消除按键输入信号抖动的影响，输出单脉冲实验板上的数码管为共阳LED数码管按键按下时，FPGA的输入为低电平；松开按键时，FPGA的输入为高电平但是在按下按键和松开按键的瞬间会出现抖动现象2.2电路框图3.电路实现------------------------------------------------------------------------------------Company:--Engineer:----CreateDate:09:08:3903/

5、12/2011--DesignName:--ModuleName:stopwatch_1-Behavioral--ProjectName:--TargetDevices:--Toolversions:--Description:----Dependencies:----Revision:--Revision0.01-FileCreated--AdditionalComments:------------------------------------------------------------------------------------libraryIEEE;useIE

6、EE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;----Uncommentthefollowinglibrarydeclarationifinstantiating----anyXilinxprimitivesinthiscode.--libraryUNISIM;--useUNISIM.VComponents.all;entitystopwatch_1isPort(Clk:inSTD_LOGIC;start_stop:inSTD_LOGIC;split_reset:

7、inSTD_LOGIC;ncs:outSTD_LOGIC;s:outSTD_LOGIC_VECTOR(2downto0);seg:outSTD_LOGIC_VECTOR(7downto0));endstopwatch_1;architectureBehavioralofstopwatch_1issignalk1,k2,k3,k4:STD_LOGIC;signalcnt_1,cnt_2:STD_LOGIC_VECTOR(1downto0);signalstart_stop_out,split_