dds技术文档(简单实现线性变化)20141112

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1、AD9854介绍参考时A钟输入广、C.I*频频*O考倍器42参率频率紧加器相位辦加器波形存储器K

2、模拟比较器以及接口逻辑电路。其主要性能特点如下：1.高达300MHz的系统时钟；2.能输出一般调制信号，FSK,BPSK,PSK,CHIRP,AM等；3.100MHz时具有80dB的信噪比；4.内部有4*到20*的可编程时钟倍频器；5.两个48位频率控制字寄存器，能够实现很高的频率分辨率。6.两个14位相位偏置寄存器，提供初始相位设罝。7.带有100MHz的8位并行数据传输口或10MHz的串行数据传输口。引脚配置和功能描述OQAa冈ONOO冈ONOQ冈ONOQr^l050ROOAaraOOAa^ltfttlncd

3、^os<^OQAV^lO3V网03VR1aMoolQ&ftr问Mood&b网load的d/sNlUJsulaa31s

4、TD4[£D3[TD2

5、TDI[TDO[7dvdd[TdvddQoDGND(11dgndQ?NC(13A5[mA4[l£A3[l?AZ'IORESET[nA1/SDO[l?AO/SDIOQ?IfOUD巨P9H1IDENTIFIEDAD9852TOPVIEW(NottoScale)80-PINLQFP14x14x1480]AVDD«]agndm]NC6

6、7)NCee]dacr.et3DACBPw]AVDD«]AGND62]IOUT26l]IOUT2BSO]AVDD3IOUT1B三]IOUT1<3AGND^3AGND«]AGNDAVDDVINN互VINP«]AGNDl£lahoal^ahoal£!lOOAal£llOOAal£!lOOAal££l©soo&s1^58©—fflI22IO0A嘎^Johs-aJrolcivbinJlcnowxsa.pMS=JM13Al^lon30SVgasvIooavH05VH-o§

7、表1引脚功能描述表引脚号记述功能描述Ito8D7toDO八位并行可编程数据输入。只用于并行可编程模式。9,10,23,24，25,73,74,79,80DVDD连接数字电路电源输入。正常情况下相对于模拟地和数字地的正向电位是3.3V。11,12,26,27,28,72,75,76,77,78DGND连接数字电路的回路地。与模拟地具有相M的电位。13,35,57,58,63NC没冇内部连接。14to19A5toAO可编程寄存器的六位地址输入。仅川丁•并行可编程模式。引脚17（A2）,18（Al）,Pin19（A0）在选择

8、中行模式吋还有第二功能，后而有具体描述。17A2/IORESET中行通信总线的I/O允许复位端，由于编程协议的不成熟而没有应答信号产生。在这种方式下fi位及不影响以前的编程设a也不影响表7屮的默认编程设靑。高电平时复位有效18Al/SDO单向申行数据输出端。应用于3线串行通信模式中。19AO/SDIO双向串行数据输入/输出端。应用于2线串行通信模式屮。20I/OUDCLK双向I/O更新吋钟。方向的选择在控制寄存器中设置。如果作为输入端，吋钟上升沿将I/O端口缓冲器的内容传送到可编程寄存器。如果作为输出端（默认），输出一

9、八个系统时钟周期的单脉冲（由低到商）表示内部频率史新己经发生。21WR/SCLK写并行数据到I/O端口寄存器。复川功能力SCLK时，串行时钟与串行总线相结合，数据在吋钟上升沿锁存。当选择并行模式吋这个管脚S用为WR功能。模式选择在第70脚（S/P选择）。22RD/CS从可编程寄存器屮读出并行数裾。复用功能为CS时，片选端与串行可编程总线相结合，低电平冇效。当选择并行模式时这个管脚鉍用为RD功能。29FSK/BPSK/HOLD多功能复用引脚。其功能操作模式出可编程控制寄存器选择。在FSK模式时，低电平选择F1，高电平选择

10、F2。在BPSK模式吋，低电平选择相位1，商电平选择相位2。在CHIRP模式时，岛电平使能HOLD功能，保持当前频率和停止后的状态。将管脚电平置低可重起CHIRP功能。30SHAPEDKEYING使用此管脚必须在可编程校制寄存器设置此功能。高电平吋，在预先设定的频率下I和Q通道输出从0上升到满幅的信号。低电平吋，在预先设定的频率不