dds线性调频实验总结可以借鉴参考

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1、XilinxFPGADDSIPCore实验总结、实验平台硬件环境.•WIN7旗舰版64位开发软件：ISEDesignSuite14.6版本仿真软件：ModelsimSE-6410.0c版本辅助工具:Matlab2014a版本、DDS原理DDS模块的输出频率是系统工作频率,相位累加器比特数N以及频率控制字K三者的一个函数，其数学关系如下:它的频率分辨率，即频率的变化间隔为2"三、ISE软件中DDSIPCore的调用与配置新建一个DDS的IPCore以后，第一页如下图:各个参数的说明如T:①、ConfigurationOption：配置选项，可选择相位生成器或者正弦余弦逻辑单元，或者都选上。②、

2、SystemClock：指DDSIPCore的工作时钟,这里我选的50MHz。③、NumberofChannels：指输出通道数，如果这项的值力N，则每通路的采祥率为SystemClock的1/N。④、SpuriousFreeDynamicRange：指的是旁瓣抑制比，其数值为输出数据位宽的6倍。⑤、NoiseShaping：指的是噪音抑制功能，当SFDR(SpuriousFreeDynamicRange)的需求高于80dB时建议开启。点击“Next”进入FFTIPCore设置的第二页，相关参数如下图：DDSIPCore的常用端口信号说明如下：①、CLK:输入信号，DDS模块的工作时钟，对D

3、DS输出信号的频率和频率分辨率有很大的影响。也是IPCore配置界面第一页中的SystemClock。②、REG_SELECT：寄存器功能选择信号，当其为0时DATA的数值控制相应通路的相位偏执，为1时DATA的数值控制相应通路的相位增量。该引脚在输出信号的频率和相位都为可编程模式时才出现。③、ADDR：输入信号，DDS的通路选择信号，仅在多通路模式卜'有用。④、WE:输入信号，写有效控制信号，高有效。只有当WE为高时，DATA端口的数值才能在SystemClock的上升沿时被写入相应的寄存器中。⑤、DATA：输入信号，时分复用的数据总线，用于配置相位增量寄存器和相位偏置寄存器。①、ACLR

4、：输入信号，异步的淸空信号，高有效。当ACLR等于1时，DDS模块内部的所有寄存器都被清空，RDY信号也会被拉低。①、SCLR：输入信号，同步的清空信号，高有效。当SCLR等于1时，DDS模块内部的所有寄存器都被清空，RDY信号也会被拉低。②、RDY：输出信号，输出握手信号。当-其•为髙时，标忠输出信号已经准备好。③、CHANNEL：输出信号，输fli通路的下标。用于表明当前时刻输出端为哪一路输出，其位宽由通道数决定，仅在多通路模式下有川。④、SINECOSINE：输出信号，用于输出正弦的时间序列和余弦的时间序列。U!实例练习例1、使用DDSIPCore设计一个单通路采样率为CLK=50MH

5、z,频率为1MHz，精度S在1Hz以闪（即SS1）,且带外抑制比为72dB的正余弦信号发生器，并用ModelSim进行仿真。巾于DDS的旁瓣抑制满足A/D转换的字长效应，输出波形的位宽每增加1个比特（bit）,其旁瓣抑制比就提升6dB（比如位宽为10比特，芄旁瓣抑制比为60dB＞。如果将旁瓣抑制比看成更广泛的信噪比，则可得到FPGA內部数据位宽的一般结论：FPGA闪部的任何一点信号，每多用1比特，其信噪比提升6dB。①、由于此题的带外抑制比要求72dB，则其输出位宽力7%=12bit。②、采样率为50MHz,则其SystemClock的数值为50MHz。③、输出信号精度要求1Hz,则该核闪部

6、的相位累加器位宽为N=log2(手)：log2(5Q00000Q)=25.57541N的数值向上取整，得TV二26。④、确定了相位累加器位宽和系统时钟后，根据1MHz计算相位累加器的相位增量:K=Li!L.2N=1姗2*226=1342177fdk50MHz⑤、依据上述结果设置IPCore的相关参数，生成IP核，完成整个ISE工程的编译，并编写测试文件在ModelSim软件中仿真。仿真结果如下图：UU211IOIO1X217/结果产生了周期为lus(lOOOOOOps),也就是频率为1MHz的正弦和余弦两路信号，符合最初的设置要求。例2、使用DDSIPCore没计一个单通路采样率为CLK=5

7、0MHz,中心频率为10MHz,精度S在1Hz以内(即S<1),脉冲宽度为lOus，脉冲周期为lOOus,频率线性变化范围为0〜20MHz,且带外抑制比为72dB的正余弦线性调频信号，并用ModelSim进行仿真。①、由于此题的带外抑制比要求72dB，则其输出位宽为7^=12bit。②、采样率为50MHz，则其SystemClock的数值为50MHz。③、输出信号精度要求1Hz，则该核内部的相位累加器位宽为?