专用集成电路设计实验6

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1、实验报告学院（系）名称：计算机与通信工程学院姓名学号专业班级实验项目实验6：七段数码管译码器2课程名称专用集成电路设计课程代码实验时间2013年06月16日实验地点主校区计算机基础实验室批改意见成绩教师签字：一，实验目的1、熟悉XilinxISE/ModelSim软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作；2、学习利用VHDL语言设计七段数码管电路程序；3、根据译码器原理设计VHDL程序，实现数码管译码器功能。二，VHDL源程序：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_

2、ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;--Uncommentthefollowinglinestousethedeclarationsthatare--providedforinstantiatingXilinxprimitivecomponents.--libraryUNISIM;--useUNISIM.VComponents.all;entityseg7isPort(a:instd_logic_vector(3downto0);b:outstd_logic_vector(6downto0));endseg7;

3、architectureseg_7_archofseg7isbeginprocess(a)process(a)beginCASEaisWHEN"0000"=>b<="1111110";WHEN"0001"=>b<="0110000";WHEN"0010"=>b<="1101101";WHEN"0011"=>b<="1111001";WHEN"0100"=>b<="0110011";WHEN"0101"=>b<="1011011";WHEN"0110"=>b<="1011111";WHEN"0111"=>b<="1110000";WHEN"1000"=>b<

4、="1111111";WHEN"1001"=>b<="1111011";WHEN"1010"=>b<="1110111";WHEN"1011"=>b<="0011111";WHEN"1100"=>b<="1001110";WHEN"1101"=>b<="0111101";WHEN"1110"=>b<="1001111";WHEN"1111"=>b<="1000111";WHENOTHERS=>b<="0000000";endCASE;endprocess;endseg_7_arch;l实验仿真波形图1l波形图2：l实验结果分析由波形图观察可得该VHDL代码

5、实现了七段数码管译码器功能，根据输入的四位二进制，将其编译为七段数码管的字段码。