分频器设计 vhdl

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1、实验报告课程名称电子设计自动化实验（基于FPGA）实验项目分频器设计（计数器设计）实验仪器计算机+QuartusⅡ9.1系别信息与通信工程学院专业通信工程班级/学号学生姓名实验日期2012、5成绩_______________________指导教师_______________________4HigashiQ83831295分频器设计（计数器设计）利用VHDL语言,设计一个输入1MHz脉冲,分频后能产生100kHz、10kHz、1kHz、100Hz、10Hz、1Hz时钟脉冲产生电路。（1）实验要求①利用VHDL语言编程；②利用仿真软件进行功能仿真；③编程下载到EP1C6

2、Q240C8器件中，利用EDA/SOPC实验装置进行验证。（2）实验设计注意事项实验要求每相差十倍频率都有脉冲输出，故采用十进制计数器对信号分频设计方法较为简单。将十进制计数器做成COMPONENT，利用元件例化语句实现调用。电路采用异步工作方式。（3）VHDL代码LIBRARYIEEE;USEIEEE.std_logic_1164.all;USEIEEE.std_logic_arith.all;USEIEEE.std_logic_unsigned.all;ENTITYfenpin10ISPORT(i:instd_logic;o:inoutstd_logic);ENDENT

3、ITY;ARCHITECTUREfuncOFfenpin10ISSIGNALcount:std_logic_vector(3downto0);SIGNALtmp:std_logic;BEGINPROCESS(i)BEGINIF(i'EVENTANDi='1')THENIF(count="1001")THEN--当计数满9时进位count<=(OTHERS=>'0');tmp<=NOTtmp;ELSEcount<=count+1;ENDIF;ENDIF;ENDPROCESS;4HigashiQ83831295o<=tmp;ENDARCHITECTURE;LIBRARYIEEE

4、;USEIEEE.std_logic_1164.all;USEIEEE.std_logic_arith.all;USEIEEE.std_logic_unsigned.all;ENTITYfenpinISPORT(clk:instd_logic;div_10:bufferstd_logic;div_100:bufferstd_logic;div_1000:bufferstd_logic;div_10000:bufferstd_logic;div_100000:bufferstd_logic;div_1000000:bufferstd_logic);ENDENTITY;ARCH

5、ITECTUREfuncOFfenpinISCOMPONENTfenpin10--元件例化PORT(i:instd_logic;o:inoutstd_logic);ENDCOMPONENT;SIGNALx0,x1,x2,x3,x4,x5:std_logic;BEGINu1:fenpin10PORTMAP(i=>clk,o=>x0);u2:fenpin10PORTMAP(x0,x1);u3:fenpin10PORTMAP(x1,x2);u4:fenpin10PORTMAP(x2,x3);u5:fenpin10PORTMAP(x3,x4);u6:fenpin10PORTMAP(

6、x4,x5);div_10<=x0;div_100<=x1;div_1000<=x2;div_10000<=x3;div_100000<=x4;div_1000000<=x5;ENDARCHITECTURE;（3）仿真结果4HigashiQ83831295未下载验证、调试，如发现错误，见谅！——HigashiQ838312954HigashiQ83831295