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时间:2020-09-01
《EDA技术与VHDL语言实验三分频器设计.doc》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库。
1、libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpinisport(clk:instd_logic;dout:outstd_logic);endfenpin;architecturehavoffenpinissignalqout:std_logic_vector(7downto0);signalf:std_logic;begindout<=f;process(clk)beginif(clk'eventandclk='1')t
2、henif(qout="")thenqout<="";f<=notf;elseqout<=qout+1;endif;endif;endprocess;endhav;
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