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时间:2020-11-13
《EDA中用VHDL语言编程的实验.doc》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库。
1、EDA课程中VHDL的分频程序(1)将32KHz分成1KHz占空比百分之五十LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfenpinISPORT(CLK:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDfenpin;ARCHITECTUREarcOFfenpinISsignalwire:std_logic;BEGINPROCESS(clk)VARIABLEcnt:INTEGERRANGE0TO31;BEGINIFclk'EVENTANDclk='1
2、'THENIFcnt<16THENcnt:=cnt+1;--ifcnt=7thenwire<='0';endif;可以通过这绿色字体修改占空比。ELSEcnt:=0;--q<='1';wire<=notwire;ENDIF;ENDIF;ENDPROCESS;q<=wire;ENDarc;(2)9进制计数器程序如下LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT9ISPORT(CLK1,RST,EN:
3、INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT9;ARCHITECTUREbehaveOFCNT9ISBEGINPROCESS(CLK1,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');ELSIFCLK1'EVENTANDCLK1='1'THENIFEN='1'THENIFCQI<8THENCQI:=CQI+1;ELSECQI:=(O
4、THERS=>'0');ENDIF;ENDIF;ENDIF;CQ<=CQI;ENDPROCESS;ENDbehave;(3)译码器的程序编写。USEIEEE.STD_LOGIC_1164.ALL;ENTITYDECL7SISPORT(D:INSTD_LOGIC_VECTOR(3DOWNTO0);A:INSTD_LOGIC_VECTOR(2DOWNTO0);B:OUTSTD_LOGIC_VECTOR(2DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDDECL7
5、S;ARCHITECTUREoneOFDECL7SISBEGINB<=A;PROCESS(D)BEGINCASEDISWHEN"0000"=>LED7S<="0111111";WHEN"0001"=>LED7S<="0000110";WHEN"0010"=>LED7S<="1011011";WHEN"0011"=>LED7S<="1001111";WHEN"0100"=>LED7S<="1100110";WHEN"0101"=>LED7S<="1101101";WHEN"0110"=>LED7S<="111
6、1101";WHEN"0111"=>LED7S<="0000111";WHEN"1000"=>LED7S<="1111111";WHEN"1001"=>LED7S<="1101111";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;将上述三个程序主合成一个通过将32KHz分成1KHz,在译码器上显示数字0到9.的主合程序,,,需进行元件例化。。例化程序如下:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYKONISPORT(ain,
7、bin,cin:INSTD_LOGIC;AN:INSTD_LOGIC_VECTOR(2DOWNTO0);BN:OUTSTD_LOGIC_VECTOR(2DOWNTO0);YOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDKON;ARCHITECTUREoneOFKONISCOMPONENTfenpinPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTCNT9PORT(CLK1,RST,EN:INSTD_LOGIC
8、;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;COMPONENTDECL7SPORT(D:INSTD_LOGIC_VECTOR(3DOWNTO0);A:INSTD_LOGIC_VECTOR(2DOWNTO0);B:OUTSTD_LOGIC_VECTOR(2DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDCOMPON
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