期末复习-数电

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1、1第7章要求重点学习掌握：1）锁存器、触发器的区别；2）D型、J-K型、T型触发器的时序特性，功能表，特征方程表达式，不同触发器之间的相互转换；3）钟控同步状态机的模型图，状态机类型及基本分析方法和步骤，使用状态图表示状态机状态转换关系；4）钟控同步状态机的设计：状态转换过程的建立，状态的化简与编码赋值、未用状态的处理——风险最小方案和成本最小方案、使用状态转换表的设计方法、使用状态图的设计方法。2第8章要求重点学习掌握：学习利用基本的逻辑门、时序元件作为设计的基本元素完成规定的钟控同步状态机电路的设计任务：计数器、移位寄存器、序列检测电路和序列发生器的设计；学习利

2、用基本的逻辑门和已有的中规模集成电路（MSI）时序功能器件作为设计的基本元素完成更为复杂的时序逻辑电路设计的方法。3第7章作业讲解7.4画出图7-5中所示的S-R锁存器的输出波形，其输入波形如图X7-4所示。假设输入和输出信号的上升和下降时间为0，或非门的传播延迟是10ns（图中每个时间分段是10ns）7.54不同触发器之间的转换：例（作业7.6，7.7）状态图与状态表的相互转换；例（P.6667.17）5例：已知状态表，试作出相应的状态图；设电路的初始状态为A，当输入X=010111000（自左向右输入）时，电路输出Z的序列。SXZ01ABD0BCB0CBA1DB

3、C0S*6第7章作业讲解7.18分析图x7—15中的时钟同步状态机，写出激励方程、激励/转移表，以及状态/输出表（状态Q2Q1QO＝000—111使用状态名A—H)。7分析下图中的时钟同步状态机。1、写出激励方程（excitationequations）、输出方程（outputequation）、转移表（transitiontable），以及状态/输出表（state/outputtable）（状态Q1Q2=00~11使用状态名A~D）。2、假设机器的起始状态为00，请写出当输入X=110010001时的输出序列Z。时钟同步状态机的分析8试分析下图所示电路的逻辑功能。

4、求出电路的激励方程，输出方程；建立转换/输出表和状态/输出表，用S0,S1,S2,S3表示Q2Q1=00,01,10,11。9时钟同步状态机的设计用D触发器设计一个时钟同步状态机，它的状态/输出表如下表所示。使用两个状态变量（Q1和Q2），状态赋值为A=00，B=11，C=10，D=01。写出转换表、激励方程式和输出方程式，画出电路图。SX01AB，1C，0BD，0A，0CB，1C，1DD，1A，0S*，Z10第7章作业讲解7.44画出一个具有2个输入INIT和X以及1个Moore型输出Z的时钟同步状态机的状态图。只要INIT有效，Z就一直为0。一旦INIT信号无效

5、，Z为0且应保持到：1)X在连续2个时钟触发沿上都是0；并且2)X在连续2个时钟触发沿上都是1（与这两种情况出现的顺序无关），然后Z的值才变为1，并且保持到INIT信号再次有效为止。（提示：要求状态数不超过10）。11序列检测器：试画出010序列检测器的状态图或状态表。已知此检测器的输入、输出序列如下：1）不可重叠输入X：001010100110100输出Z：00010001000001002）可重叠输入X：001010100110100输出Z：000101010000010012序列检测器：一个MEALY型序列检测器，当且仅当输入X是010或101时，输出Z为1。

6、允许重叠。当开始启动时，它在初态A（另外还有四个状态）。写出状态表或状态图。比如：X：0010010100110110100Z：0001001110000100110013序列检测器：利用D触发器构成移位寄存器，加上必要门电路设计一个序列信号检测电路，该电路有一个串行数据输入端和一个检测输出端；每当接收到“11100”数据串时，输出高电平，否则输出低电平；画出电路连接图。14计数器：例：在某计数器的输出端观察到下图所示的波形，试确定该计数器的模。某自然二进制加法计数器，其模为16，初始状态为0000，则经过2008个有效计数脉冲后，计数器的状态为（）。(a)0110

7、(b)0111(c)1000(d)100115例：计数器的设计1）用触发器构造；试用正边沿D触发器及门电路设计一3位二进制同步加计数器。要求列出状态表，写出触发器激励方程，画出电路图。试用正边沿触发D触发器及门电路设计一个3位格雷码计数器。一个状态转换为024130的模5同步计数器计数器：16计数器：2）用计数器芯片实现。1.用具有同步清0功能的四位二进制计数器74X163，构成模10的计数器，补充下面的电路图完成设计。2.用74X163和必要的门电路设计一BCD余三码计数器。17计数器：用移位寄存器实现。环形、扭环形。要实现一个模为8的计数器，至