04年《eda技术》试题答案

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1、系别班次学号姓名.………密………封………线………以………内………答………题………无………效……电子科技大学二零零四至二零零五学年第一学期（A）一、填空题：（20分，每小题2分）1)用VHDL语言进行设计过程中一般要进行仿真以判断设计是否正确，在综合前进行的仿真称为功能仿真，综合后进行的仿真称为时序仿真。2)CPLD和FPGA内部结构差别很大，一般CPLD是一种以乘积项方式构成逻辑行为的器件，而一般FPGA则是以查找表方式构成逻辑行为的器件。3)Altera公司的FLEX10K系列器件的内部结构主要包括：逻辑阵列块(LAB)、嵌入式阵列块（ＥＡＢ）、I/O单元和快速通道互连。

2、4)VHDL语言中端口buffer和inout的主要区别是buffer不能接收外部的输入信号，inout可实现双向数据传送。5)数字频率计功能是测量被测信号的频率，测量频率的基本原理是：1秒时间内代测信号的脉冲个数。6)在VHDL语法规则中变量只能在进程和子程序中使用。7)EDA软件中的综合器的基本功能是：将描述针对给定的硬件结构进行编译、优化、转换和综合最终获得门级电路或更底层的电路描述文件。8)一般常用的VHDL描述风格有三种，它们分别是：行为描述、寄存器级描述(或数据流描述)和结构描述。9)元件例化语句中的端口映射方式有____位置关联___________、____

3、名字关联__________。10)CPLD的全称是ComplexProgrammableLogicDevices(或复杂可编程逻辑器件)、FPGA的全称是FieldProgrammableGateArray（或现场可编程门阵列）。二、单项选择题（14分，每小题2分）1)Altera公司的FLEX10K系列器件采用的编程元件是D。A、熔丝型开关B、EPROM的编程元件C、EEPROM的编程元件D、基于SRAM的编程元件2)若a=1，b=2，下面程序执行后，a和b的值分别为B。architecturertlofentityNameissignala,b:integer;beg

4、inprocess(a,b)第8页共8页系别班次学号姓名.………密………封………线………以………内………答………题………无………效……variablec:integer;begina<=b;c:=a;b<=c;endprocess;endrtl;A、1，2B、2，1C、1，1D、2，21)若S1为”1010”,S2为”0101”，下面程序执行后，outValue输出结果为：A。libraryieee;useieee.std_logic_1164.all;entityex2_3isport(S1:instd_logic_vector(3downto0);S2:instd_lo

5、gic_vector(0to3);outValue:outstd_logic_vector(3downto0));Endex2_3;architecturertlofex2_3isbeginoutValue(3downto0)<=(S1(2downto0)andnotS2(1to3))&(S1(3)xorS2(0));endrtl;A、“0101”B、“0100”C、“0001”D、“0000”2)下面哪个说法是错误的:B。A、进程语句与进程语句之间是并行执行的，进程语句内部是顺序执行的B、进程语句是可以嵌套使用的C、块语句与块语句之间是并行执行的，块语句内部也是并行执行的

6、D、块语句是可以嵌套使用的3)在使用MAX+PLUSII开发环境对电路进行系统设计时，若将程序下载到器件EP10K10LC84-4，则需要下载的文件后缀名为C。A、*.gdfB、*.pofC、*.sofD、*.scf4)若A为“1010”，则下面的程序执行后Y和Z的输出值分别为B。Libraryieee;Useieee.std_logic.1164.all;Entityp_checkisPort(a:instd_logic_vector(3downto0);Y,Z:outstd_logic);Endp_check;Architecturearchofp_checkisSig

7、naltmp1:std_logic;beginP1:Process(a)Variabletmp2:std_logic;begin第8页共8页系别班次学号姓名.………密………封………线………以………内………答………题………无………效……tmp2:=‘0’;ForNin0to3looptmp2:=tmp2xora(N);Endloop;Y<=tmp2;EndP1;P2:process(a)begintmp1<=‘0’;ForNin0to3looptmp1<=tmp1xora(N);Endloop;Z<=tmp1;End