数字时钟电路设计.doc

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1、EDA课程设计报告系别：电子通信工程系专业：电子信息工程姓名：孙进宝学号：070608119指导教师：马鹏阁张松炜王春彦目录1任务书12设计方案12.1时钟电路22.2按键电路32.3显示电路32.4芯片EPM7064简介42.5JTAG接口电路42.6软件设计流程图52.7引脚配置62.8工程创建流程图73实验仪器84测试步骤85测设结果86遇到的问题和解决方法87总结9参考文献：9附件一：电路图10附录二：源程序11基于EPM7064的数字时钟电路设计1任务书1、设计一个数字时钟，4位数码管显示“分（2位）”，“秒（2位）”,带复位

2、功能和暂停功能。2、用中小规模集成电路组成电子钟；电源5V，系统时钟12MHz，带JTAG下载电路；3.核心芯片Altera，EPM7064，PLCC44封装。2设计方案本设计由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位。设计原理框图如下：ERM706芯片部分数码管显示部分有源晶振部分开关控制部分下载电路部分图1.电路设计框图此次设计的多功能数字钟主要有五部分组成:（1）有源

3、晶振部分：主要产生时钟频率为12MHZ的输入信号脉冲（2）开关控制部分：主要实现数字钟的暂停、复位。（3）EPM7064芯片部分：是整个数字钟的核心部分。主要是程序写入以及对输入脉冲的接收与转换输出工作。芯片采用ATERAEPM7064，PLCC44封装（4）下载电路部分：使用JTAG下载电路（5）数码管显示部分：4位数码管显示分(2位)、秒(2位)2.1时钟电路晶体振荡器电路给数字钟提供一个品种稳定准确的方波信号，可保证数字钟的走私准确及稳定。与晶振并联的电阻的作用——与晶振并联的电阻R17是反馈电阻，是为了保证反相器输入端的工作点电

4、压在VDD/2，这样在振荡信号反馈在输入端时，能保证反相器工作在适当的工作区。虽然去掉该电阻时，振荡电路仍工作了。但是如果从示波器看振荡波形就会不一致了，而且可能会造成振荡电路因工作点不合适而停振。所以千万不要省略此电阻。这个电阻是为了使本来为逻辑反相器的器件工作在线性区，以获得增益，在饱和区是没有增益的，没有增益是无法振荡的。如果用芯片中的反相器来作振荡，必须外接这个电阻，对于CMOS而言可以是1M以上，对于TTL则比较复杂，视不同类型(S，LS…)而定。如果是芯片指定的晶振引脚，如在某些微处理器中，常常可以不加，因为芯片内部已经制作

5、了，这两个电容（C7，C8）叫晶振的负载电容，分别接在晶振的两个脚上和对地的电容，一般在几十皮法。它会影响到晶振的谐振频率和输出幅度，一般订购晶振时候供货方会问你负载电容是多少。晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd，Cg为分别接在晶振的两个脚上和对地的电容，Cic（集成电路内部电容）+△C（PCB上电容）经验值为3至5pf。 这两个电容串联的值是并联在谐振回路上的，会影响振荡频率。当两个电容量相等时，反馈系数是0.5，一般是可以满足振荡条件的，但如果不易起振或振荡不稳定可以减小输入端对地电容量，而增加

6、输出端的值以提高反馈量。图2.晶振电路2.2按键电路按键电路为了实现该设计的基本功能，通过按键电路实现计数时钟的的开启和暂停功能。图3.按键电路2.3显示电路在应用数码管显示时，首先需要考虑的问题就是驱动电流，与发光二极管相同，数码管的发光段也需要串联限流电阻，共阳极数码管为例，串联的限流阻值越大，电流越小，亮度越低；电阻值越小，电流越大，亮度越高。在使用限流电阻时需要在每一段线上都串联限流电阻，而不要在公共端上串联电阻，如果只是在公共端上串联一个限流电阻，则显示不同数字是，将会造成数码管亮度的不同。在动态显示时，每个数码管的断连线是对

7、应连接在一起的，同时由于数码管不存在同时点亮状态，所以只需在段连线的引出端上串联限流电阻即可。图7.数码管驱动电路图8.数码管驱动电路2.4芯片EPM7064简介CPLD(ComplexProgrammableLogicDevice)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实

8、现设计的数字系统.本文采用ALTERA公司的MAX7000s,它是基于第二代MAX结构的高精度、高性能、在系统中可编程的CPLD芯片，采用CMOS技术加工而成，内含电可擦除只读存储器，可提供600~5000