课程设计---数字时钟电路设计

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1、数字电子技术课程设计题目:数字时钟学院:机电学院专业:电子大类年级:2010级班级:102班姓名:谢厚瑶学号:指导教师:邱森友2012年5月30日数字时钟电路设计课程设计任务书学生姓名：谢厚瑶专业班级:电信102班指导教师：邱森友下达日期：5月29日一、课程设计应达到的目的：1.熟悉巩固所学的数字电路理论知识和技术；2.学习掌握工程初步设计的基本技能；3培养学生查阅技术资料的能力，培养学生综合运用所学理论知识和实践知识独立完成课题的工作能力。二要求完成的主要任务:用中、小规模集成电路设计一台能显示时、分秒的数字电子钟，要求如下：1.由555定时器电

2、路产生1HZ标准秒信号。2.秒、分为00-59六十进制计数器。3.时为00-23二十四进制计数器。三基本要求：1.能够实现数字钟的基本计时功能；2.至少设计一种数字钟的扩展功能；3.要求依据数字钟原理设计、制定实验方案，并撰写课程设计论文要求符合模板的相关要求，字数要求2000字以上。指导教师签名：年月日设计方案的选择与论证1系统原理框图数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成

3、数字钟。图1所示为数字钟的一般构成框图。码管管码管管码管管码管管译码器计数器译码器译码器译码器计数器译码器码管管计数器译码器码管管计数器计数器计数器震荡电路分频电路图1.系统框图由图1可知，电路的工作原理是：数字钟电路由主体电路和扩展电路两大部分组成。振荡器产生的高脉冲信号作为数字钟的振源，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器个位进位，分计数器计满60后向小时计数器个位进位并且小时计数器按照“24翻1”的规律计数。计数器的输出经译码器送显示器。计时出现误差时电路进行校时、校分、校秒2.方案设计与论证2.1时间脉冲产生电路图2.15

4、55定时器构成的振荡器接通电源VCC后，Vcc经电阻R1和R2对电容C冲电，其电压uc按由0按指数规律上升。随着冲电达到饱和，电容C开始放电uc随之下降。由于电容C上的电压uc将在2/3Vcc和1/3Vcc之间来回冲电和放电，从而使电路产生了振荡，输出矩形脉冲。一般来说，般来说，振荡器的频率越高，计时精度越高，但耗电量将增大。如果精度要求不高也可以采用由集成电路定时器555与RC组成的多谐振荡器。如图2.1所示。设振荡频率f=1KHz，R2为可调电阻，微调R2可以调出1KHz输出。2.2分频器电路选用三片74LS90进行级联，因为每片为1/10分频

5、器，三片级联好获得1Hz标准秒脉冲。其电路图如下：图2.2计数器级联的分频电路2.3计数器电路2.3.1六十进制计数器一般采用10进制计数器来实现时间计数单元的计数功能。为减少器件使用数量，可选74HC390，其内部逻辑框图如图6所示。该器件为双2-5-10异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。秒个位计数单元为10进制计数器，无需进制转换，只需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。ＣＰＡ（下降没效）与1Hz秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。秒十位计数单元为6进制计数器，需要进制转换。将10进

6、制计数器转换为６进制计数器的电路连接方法如图7所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。图2.3.160进制计数器2.3.224进制计数器时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行24进制转换。图2.3.224进制计数器2.4译码驱动及显示电路译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/

7、驱动器，其输出是OC门输出且低电平有效，专用于驱动LED七段共阳极显示数码管。如图9所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。图2.4译码与显示电路1.总电路图图3总电路4.心得与体会在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。这学期数电实验课的考试就是做的数字钟，所以在计数模块上面有以前的经验，设计技术模块很快就得出了正确的结果，虽然跟实验室用得芯片不一样，但原理不一样，我也得出结论，不同的电路可以实现同样的功能，我们应该设计最简单，

8、最经济，最实用的电路。当然这个不一定所有条件都符合，找到一个最大限度满足各种条件的方案是我们设计的目标。每次课程设计是一次