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1、数字逻辑课程设计2009-数字钟一．实验目的1、学习数字系统设计,综合应用数字逻辑知识.2、学习自顶向下的模块化设计方法.二．实验硬件1、核心板2、定时脉冲输出电路3、3或4个按钮4、6个数码管5、蜂鸣器三．实验说明1、参考实验手册P40.2、3个按键输入,包括复位键[Reset],功能键[Fun](k),设置键[Set].Reset将系统回归初始状态(显示0时0分0秒).功能键和设置键的功能参考实验教程P41页的图3-2.3、时钟信号输入,实验教程要求采用1024Hz.但实际可产生频率为16.67MHz的2n次方分之一,最
2、接近频率只能为1017.5Hz.所以,输入频率自己根据需要确定.频率越高,计数器模值就越大,精度可能越高.反之,频率越低(>=1Hz),计数器模值就越小,精度可能越低.4、第4个按键[Inc]输入可选,作为数值累加按键.实验教程中,数值修改方式有所不同,为定时自动递增(4Hz).两种方式也可综合使用,若按Inc键,时间值加1.若1秒内无按键,则一4Hz的频率递增计数.也可同样方式增加”秒”设置的灵活性:无按键,秒归零,若有按键,增加秒值.5、蜂鸣器输出不同声音作为整点报时和闹铃.不同声音,包括低音,高音,滴答,通过对蜂鸣器输
3、出不同频率的控制方波来实现.因为输入频率可自己确定(>=1000Hz),所以要求高音也在一定范围内(>1000Hz)自己确定.另,低音为高音的一半频率,滴答为1Hz.高低音每次持续时间为1秒.6、闹钟时间设置和普通时间设置类似(实验教程缺”秒清零”步骤),只是需先进入”闹钟时间显示”状态,再按设置键进入.7、尽量提高时钟的计时精度,确定设计时钟一天内的误差时间值.8、根据自己个人的电子表的常识,简化操作和丰富功能.9、综合图形法设计和VHDL语言设计.一．实验原理1、数字钟系统结构逻辑框图控制器ClkResetIncSetF
4、un计时校时电路闹钟定时比较电路显示选择控制电路定时报时闹钟电路显示驱动电路蜂鸣器2、定时脉冲输出电路(可调数字信号源)根据时钟需要设置跳线.F=16.67MHzCLK0=FxJP9CLK1=FxJP10xJP4CLK2=FxJP10xJP11xJP5CLK3=FxJP10xJP11xJP12xJP6CLK4=FxJP10xJP11xJP12xJP13xJP7CLK5=FxJP10xJP11xJP12xJP13xJP14xJP8上面信息在实验箱上也有.3、使用计数器电路将多个计数器相连使用.综合利用十进制,六进制,二十四进制
5、计数器.4、模块化层次设计方法按通常的方法设计TDF和VHD文件,再将其封装为元件,可简化设计.使用菜单”FILE->CreateDefaultSymbol”,参考实验手册P14.一．时间安排1、时间表严格遵照时间表进行课程设计,等同于正式上课.充分利用其他时间做设计,到实验室验证.12.2812.2912.3012.311.41.5上午X2班X1班1班验验下午1班1班2班2班2班验上午时间:8:00~11:30,下午时间:13:00~16:302、分组协作每个小组由5人组成,协作完成题目设计和设计报告(先分模块设计,再综合
6、).座位按学号安排,每次上机都需登记,有问题尽早提出,整个过程个人负责自己的设备.每组选一位组长,负责小组工作协调,并将负责提交成员名单和小组成绩.每个组员都要承担部分功能模块设计,考核讲解改部分设计.希望小组之间的设计不要出现重复!3、考核课程设计成绩单独计算和考核.成绩组成:实验结果,设计讲解,设计报告,小组成绩,班级成绩,考勤.考核过程:提交报告(打印)和程序;演示结果;设计讲解;回答问题.不要在实验室玩游戏!!!4、其他在整个课程设计过程中,需要各位同学共同协助维持实验室环境:秩序,设备,卫生…….由班长全权负责协调
7、和组织.二．设计报告参考实验教程上的说明(目的,硬件,要求).设计过程描述:包括真值表,逻辑表达式(公式编辑器),逻辑电路图(截图),各种方程,状态转移表,状态图等调试过程描述:给出引脚分配情况(截图),外部器件连线情况(灯,按键,开关)测试结果描述:分析仿真波形图(截图),描述下载测试结果.三．软件使用要点1、新建文件夹保存设计，取一个有意义的目录名称和文件名称,不要使用中文.1、设置设计文件为当前工程2、编译使用全编译(不要选择功能仿真)3、设计编译通过后,先选对器件EP1K30QC208-3,再分配管脚(管脚视图可双击
8、切换)4、选择器件和管脚分配后需要再次编译,每次设计修改都记得保存和编译5、只进行时序仿真,仿真前需建立激励信号波形文件,保存使用缺省文件名6、下载前，选择对下载文件（sof后缀）7、下载前，确保试验箱电源打开一．注意事项l在断电的情况下,才能进行插线连接;l加电前,要仔细检查自己的线路.
