数字系统设计样卷

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1、选择题1.下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：（B）A.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试２．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，____C_____是错误的。A.综合就是将电路的高级语言转化成低级的，可与FP

2、GA/CPLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合是纯软件的转换过程，与器件硬件结构无关；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。３．CPLD的可编程是主要基于什么结构：。（D）A.查找表（LUT）；B.ROM可编程；C.PAL可编程；D.与或阵列可编程；４．IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：。（Ｃ　　）A.硬IP；B.固IP；C.软IP；D.都不是；５.在VHDL语言

3、中，下列对时钟边沿检测描述中，错误的是___Ｄ____。A.ifclk’eventandclk=‘1’thenB.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then6.不完整的IF语句，其综合结果可实现____Ａ____。A.时序电路B.双向控制电路C.条件相或的逻辑电路D.三态控制电路7.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。（　　Ｄ　）A.idata<

4、=“00001111”B.idata<=b”0000_1111”;C.idata<=X”AB”D.idata<=16”01”;8.进程中的信号赋值语句，其信号更新是___C____。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。9.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B______。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。10.下列标识符中，_____B_____是不合法的标识符。A.State0    B.9

5、moon    C.Not_Ack_0   D.Signall11.关于VHDL中的数字，请找出以下数字中最大的一个：____A______。A.2#1111_1110#B.8#276#C.10#170#D.16#E#E112.下列EDA软件中，哪一个不具有逻辑综合功能：____B____。A.Max+PlusIIB.ModelSimC. QuartusIID.Synplify程序填空：1.下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_

6、LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOFCNT10ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THEN--边沿检测IFQ1>10THENQ1<=(OTHERS=>'0');--置零ELSEQ1<=Q1+1;--加1ENDIF;ENDIF;ENDPR

7、OCESS;Q<=Q1;ENDbhv;2.下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整N-bitUpCounterwithLoad,CountEnable,and--AsynchronousResetlibraryieee;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;useIEEE.std_logic_arith.all;entitycounter_nisgeneric(width:integer:=8);port(data:instd_logic

8、_vector(width-1downto0);load,en,clk,rst:instd_logic;q:outstd_logic_vector(w