数字系统设计试卷2012A卷

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1、中国矿业大学2012～2013学年第一学期《数字系统设计基础》试卷（A）卷考试时间：100分钟考试方式：闭卷学院_________班级_____________姓名___________学号____________题号一二三四总分得分一、选择题（20分，每题2分）1.不完整的IF语句，其综合结果可实现：_________A.三态控制电路B.条件相或的逻辑电路C.双向控制电路D.时序逻辑电路2．关于进程语句说法错误的是_________A.PROCESS为一无限循环语句(执行状态、等待状态)B.PROCESS中的顺序语句具有明显的顺序/并行运行双重性C.进程必须由敏感信号的变化来启动D

2、.变量是多个进程间的通信线3、对于VHDL以下几种说法错误的是___________A.VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚B.一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成C.VHDL程序中是区分大小写的D.结构体描述元件内部结构和逻辑功能4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。A.实体与结构体之间的连接关系；B.器件的内部功能；C.实体使用的库文件；D.器件外部可见特性如端口的数目、方向等5.组合逻辑电路中的毛刺信号是由于______引起的。A.电路中存在延迟B.电路

3、不是最简C.电路有多个输出D.电路中使用不同的门电路6.下列关于临界路径说法正确的是___________A.临界路径与系统的工作速度无关B.临界路径减小有助于缩小电路规模C.临界路径减小有助于降低功耗D.临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径7.关于FPGA和CPLD的区别说法正确的是___________A.CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑B.FPGA的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而CPLD的分段式布线结构决定了其延迟的不可预测性C.在编程上CPLD比FPGA具有更大的灵活性D.CPLD的集成度比

4、FPGA高,具有更复杂的布线结构和逻辑实现。8．ENTITYcounterISPORT(Clk:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0));END________;A.counter23B.counterC.workD.entity9.下列关于并行和顺序语句的说法中，错误的是_________A.顺序语句的书写过程与执行过程基本一致B.IF语句属于顺序语句C.块语句属于顺序语句D.并行语句中的各语句之间可有信息往来，也可以互相独立、互不相关10.基于EDA软件的CPLD/FPGA设计流程，以下流程哪个是正确的______A.原理图/

5、HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试B.原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试C.原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试D.原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试二、简答题(36分)1、简述面向FPGA的开发流程（6分）原理图hdl文本编辑，综合，fpga适配，fpga编程下载。2、FPGA器件为什么会产生延迟？仿真δ的作用？（6分）分有固有延时和传输延时，固有延时也叫惯性延时任何电子器件都有固有延时。传输延时是指信号传输推迟或推迟了一个时间段。作

6、用是使并行语句和顺序语句能顺利的执行。3、分别写出三种顺序语句和并行语句？（6分）Case语句，process语句，if语句并置操作符。Loop循环语句next语句简单信号赋值语句，块语句，元件例化语句。4、变量与信号使用时有何区别？（6分）结构体内都能试用，只能在进程中试用5、状态机的基本结构和每一部分的作用。（6分）1，说明部分说明部分使用type语句来定义新的数据类型2，主控时序进程负责状态机运转和在时钟驱动下负责状态转换的过程3，主控组合进程根据外部输入的控制信号，以及状态机内部的信号和当前状态值，确定下一状态的取向。和确定内部其他组件输出控制信号4辅助进程用来配合状态机的时

7、序进程和组合进程。6、请阐述重载函数的定义以及重载函数的调用方法。（6分）同样名称的函数可以用不同的数据类型作为函数的参数来定义多次。三、程序填空（10分）下面程序是转换函数CONV_INTEGER（）完成的3-8译码器的设计程序，试将5处程序补充完整。Libraryieee；USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdecoder3to8ISPORT(input:INS