报告(加法器的扫描设计)new

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1、集成电路学年设计加法器的扫描设计姓名：杨林淼班级：集成10—2学号：1014020221成绩评定：______________指导老师：徐瑞填写日期：2013年6月27日目录一设计原理————————————————————————1二设计任务————————————————————————1三原理图—————————————————————————1四内部逻辑扫描链测试技术—————————————————1五测试原理————————————————————————2六代码编写————————————————————————4七仿真结果及分析———————————

2、——————————7八总结——————————————————————————8九参考文献————————————————————————8一设计原理扫描设计的主要思想就是要获得对触发器的控制和可观察性。我们可以通过增加一个测试模式，使得当电路处于此模式时所有触发器在功能上构成一个或多个移位寄存器来实现的。这些移位寄存器的输入与输出可以变成原始的输入与输出。这样利用这个测试模式，通过将逻辑状态移位到以为寄存器中的方法，可以将所有的触发器设置为任意状态。类似可以通过将扫描寄存器的内容移出来的方式观察触发器的状态。二设计任务对8位串行进位加法器，添加扫描链，达到正常工

3、作模式与扫描模式的相互切换。从而证明设计是可以测试的。三原理图图一四内部逻辑扫描链测试技术一种将芯片内部时序电路转换成具有测试功能的扫描链电路,通过控制把内部电路信息载入该扫描链中,并经串行输出到芯片管脚上,观测、判定其内部逻辑运作是否正确的测试技术。使用内部逻辑扫描链测试技术时,首先应将芯片电路中的所有时序单元全都替换成能受控进行数据传输与数据测试的扫描单元(通常会采用最为简洁MUX-SCAN多路选择器结构的扫描单元进行替换),再把每一个这样的扫描单元首尾相连,形成一个串行的移位寄存器链,如图2所示。图2采用电路扫描链替换前、后的芯片内部电路替换后的电路中,SI为

4、扫描数据输入;SE为扫描使能信号;SO既是扫描状态的输出,也是正常电路逻辑的输出。当SE=0时,该电路工作在正常模式(也称:获取模式CaptureMode),寄存器读入、保存内部电路的工作状态。当SE=1时,电路工作在测试模式(也称:串行移位输出模式),寄存器的值是来自前一级寄存器的扫描输出(即:移位输出)。把内部电路扫描链的输入、输出端连接到芯片的输入/出管脚,通过控制SE信号的高低电平变换,使得电路扫描链在两种工作模式下反复切换,即可将内部电路逻辑路径上的状态值读入触发器链中,并串行移位至芯片的输出管脚进行观测与判断。实现内部逻辑扫描测试技术最重要的步骤是将RT

5、L代码模型中的门级时序单元(寄存器)通过逻辑综合全部替换成带有扫描特性的时序单元,并将这些具有扫描特性的时序单元首尾相接连接成一条串行扫描链。这项工作在DFT技术中被称为测试综合。五测试原理图3　同步时序电路扫描路径设计图4　扫描触发器组合电路的测试.如图中的组合电路部分是含X、Q1和Q2三个输入以及D1、D2和Z三个输出的电路,可以用通路敏化法[13]求出它的完全检测测试集及相应的输出响应如下:t1t2t3D1D2Z000001001110011010100100101000111110则测试组合电路的过程为:1)令SEN=1,使电路处于移位寄存器工作方式;2)应

6、用SIN、SOUT及CP检查移位寄存器工作是否正常.如令SIN=0101,加入4个CP脉冲,观察SOUT在第3、4个CP作用下的输出是否为01.如是,则移位寄存器正常;3)应用SIN及CP把触发器置成与测试码的t2、t3两位相同的状态.对于第一个测试码,令SIN=00,加入两个时钟脉冲,使Q1=Q2=0;4)令SEN=0,使电路处于正常工作方式;5)把测试码的t1加到X端,同时观察Z的值.对于第一个测试码来说,当X=0时,Z应为1,D1D2为00;6)加入一个时钟脉冲,把组合电路的输出D1、D2置入各触发器,即进行一次状态转换;7)令SEN=1,使电路又回到移位寄存

7、器工作方式;8)加入两个时钟脉冲,从SOUT观察各触发器的状态,同时利用SIN把触发器置成与下一个测试码的t2、t3相同的状态.现在SOUT应为00,加到SIN的序列应为01;9)回到4),直至所有的测试码测试完毕.此过程虽然是针对其组合部分进行的,但在整个过程中也对各触发器进行了测试,因此,上述过程已完成了对该同步时序电路的测试.对于图3所示的电路,可以通过SIN及移位寄存器对各触发器的状态进行设置,同时通过SOUT及移位寄存器对各触发器的原状态进行观察.这种可测性电路的结构设计即为扫描路径设计.六代码编写moduleadder(a,b,cin,scanin,