数电课程设计-可控加法器的设计new

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1、电子科技大学数字电路课程设计报告可控加法器的设计XX20100210300XXXXX20100210300XX指导老师：XX2012/5/21摘要：本设计采用4位加法器74x283作为基本构造块，并利用4位二选一多路选择器74X157和其他一些简单的门电路，实现了8位的可控加法器所要求的功能。一、设计目标设计一个8位加法器，输入为8位数据A、B、CIN，及控制信号S1、S0，输出为和S。具体功能如下表所示S1S0S（和）00B+A’+CIN01B+A+CIN10A’+CIN11B’+CIN采用4位加法器74x283作为基本构造块，设计能实现以上操作的电路并验证。总体的系统

2、框图如图1-1所示。CinS[1:0]Cout可控的8位加法器A[7:0]B[7:0]Sum[7:0]图1-1总体系统框图二、设计方案推导论证从系统框图可以看出，我们需要四个输入（数据组算一个输入）和两个输出。使用4位加法器很容易就可以构造出8位加法器，只要级联一下就可以。所以这个设计的重点在于怎么得到合适的8位加法器的输入。由于Cin输入是直接给定的，故不对其做考虑，即是只要利用S[1:0]来得到我们所需要的对于8位加法器的输入就行。于是，整个可控加法器可划分为两个部分，第一部分为数据选择，可细分为A的数据选择和B的数据选择，第二部分为8位加法器。此时可得分解后的框图，

3、如图2-1所示。A的S[1:0]Cout数据选择A[7:0]8位加法器Sum[7:0]S[1:0]B的数据选择B[7:0]Cin图2-1分解的系统框图对于8位加法器，直接使用两个4位的74X283级联构成，低位的Cout端接高位的Cin端即可，简单实用。待加数的输入就是前级的A和B的数据选择输出。对于A的数据选择，从设计目标的功能表中可以看出，那个小的电路模块要根据S[1:0]控制信号和原始数据组A，然后输出A，A的非，或者0。为了实现这一功能，有两个方案。方案一，使用简单与或非门固然可以，但这在设计过程中线路显得略多且较复杂。方案二，由于要求输出的是A，A的非，或者0，

4、故可以使用2个4位二选一多路选择器来构造成1个8位的二选一多路选择器来输出获得A和A的非，然后通过GN控制端来控制输出是否有效(即是输出是否为全0)。由于74X157的GN控制端是低电平有效，输出为高电平有效，故当GN为1（无效）时，输出为全0（无效）,当GN为0（有效）时，74X157可以正常对原数据和原数据的非进行二选一。这样比较在画电路的过程中线数量比较合理而且电路逻辑显得非常简洁。故使用方案二来实现A的数据选择。B的数据选择也类似实现。由于A和B的数据选择的电路实现极其类似，故可以把其中一样的电路部分独立出来做成一个模块，这个模块可表示为如图2-2所示。图2-2取

5、反取零模块图中，Sel_zero输入控制端代表此端有效时，输出为全0，Sel_zero输入无效且Sel_inv有效时，输出为Din的逐位取非，当Sel_zero和Sel_inv都无效时，输出为输入Din。电路实现中应使得Sel_zero内部连接到2个74X157的GN控制端，应使得Sel_inv内部连接到2个74X157的地址选择端，然后Din的数据输入可以分别把原数据和取反后的数据分别送到2个74X157的两组数据输入，其中取非的放在高位，原数据放在低位。三、具体电路设计与实现对于A，当且仅当S1=1，S0=1（即S[1:0]=3）时，A的数据选择应该输出为全0。又由于

6、取非取零模块的Sel_zero输入控制端为高电平有效，故把S1和S0做与运算然后送到取零模块的Sel_zero输入控制端即可。当S[1:0]不为3时，可以发现，如果此时把A=0作为无关项来化简，就可以得到只要S0=0，A的数据选择就取反，即是可以把S0取反后送到取非取零模块的Sel_inv输入控制端即可。同理，可以得到对于B数据的处理，这里直接给出。S1和S0的非做与运算送到Sel_zero输入控制端，S1直接送到Sel_inv输入控制端。由此，可以得到整个电路的具体实现。总体电路如图3-1所示。图3-1总体电路其中，kcsj2_tran模块就是之前讨论的取非取零模块。其

7、内部具体电路如图3-2所示。图3-2取非取零模块的电路实现图3-3最顶层符号四、仿真分析由于实际情况输入组合太多，不可能采用穷举验证，这里只给出部分仿真结果。附录中会给出更多的仿真结果。图4-1部分仿真结果从分析结果中，可以知道该电路设计在此部分数据中完全符合设计要求。仿真结果中，输出Sum[7:0]的数据变化在输入数据变化后延迟少许时间才稳定下来，这是很正常的一个现象，因为门电路总有延迟，各级的输出延时不一致会导致最终输出不稳定。由于这个延时，故组合逻辑电路的数据输入频率不能无限增大，否则将会失去原逻辑功能。五、结果与结论本