verilog hdl代码书写规范

《verilog hdl代码书写规范》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、1.目的规范VerilogHDL的书写风格，保证代码的可读性、可重用性和可移植性。2.范围本标准规定了本书推荐的VerilogHDL代码的书写规范。本标准适用于G-LINK公司研发中心。3.术语说明本规范使用的术语解释如下：说明：对此规则或准则的必要的解释。示例：对此规则举例进行说明，示例分为正例和反例。正例：对此规则或准则给出的正确示例。反例：对此规则或准则给出的反面示例。4.书写规范R1.一个文件只包含一个模块，文件命名和模块命名必须相同。说明：设计文件类型的后缀为.v；仿真测试平台的后缀为.vt。如果文件名与实体名不一致，有些编译

2、器不能识别，而且名字不一致，也不利于将文件与模块相对应，不利于文件的管理。正例：文件名是adder.vhd，那么文件内部实体的命名就是moduleadder(……);R4.命名要有实际意义。说明：具有一定意义的命名比写上好几行的注释要好得多。正例：如全加器模块（full_adder）、半加器子模块（half_adder）和时钟信号锁相环模块（clk_shift_phase_pll）等1)常用规则：l常数、DEFINE和参数必须用大写字母定义。不允许将大小写字母混用来表示词的间隔，应该用下横线来表示词间隔，例如：ddr_address_b

3、usl所有端口、信号、变量均采用小写l用n结尾的下横线表示低电平有效。例如：reset_memory_n,reset_nl声明总线宽度的语句必须用[n:0],而不能用[0:n]，标记0表示LSB,标记n表示MSBl输入/输出端口和信号的声明必须每个信号一行，然后组合起来，必要时在端口信号后添加注释。l表示组合逻辑的always块的电平敏感列表，必须每个变量一行（见样板模块）。2)信号命名规则：l时钟信号用clk做前缀，把具体名放在后面，例如：clk_memory.l复位信号用reset做前缀，把具体名放在后面，例如：reset_memo

4、ry.l单个输入信号用i做前缀，把具体名放在后面，例如：i_memory_enablel总线输入信号用iv做前缀，把具体名放在后面，例如：iv_memory_datal单个输出信号用o做前缀，把具体名放在后面，例如：o_memory_readl总线输出信号用ov做前缀，把具体名放在后面，例如：ov_memory_wdatal单条线网用w做前缀，把具体名放在后面，例如：w_tmp_enablel线网总线用wv做前缀，把具体名放在后面，例如：wv_tmp_data3)状态机变量的命名规则：l状态机的状态变量必须用以下两个名字：n当前状态用c

5、state命名n下一个状态用nstate命名如果有一个以上的状态可以用后缀来命名该状态，例如：cstate_fetchl把状态机的初始状态定义为:IDLE---------------------------------------------------------------------------------------4)可综合模块的样板代码：---------------------------------------------------------------------------------------//+FHEA

6、DER///////////////////////////////////////////////////////////////////////////////版权所有者：神州龙芯公司.//Copyright2007.AllRightsReserved.//保密级别：，本代码绝对不能外传//-------------------------------------------------------------------------------//文件名:memif_transfer.v//设计部门:SoC部门//原始作者：周鹏飞

7、//联系方式：电子邮件:zhoupengfei@china-cpu.com//内部电话：2802//--------------------------------------------------------------------------//版本升级历史：//版本生效日期：//1.02005-09-12周鹏飞第1版//2.02006-11-11宋兴嘉第2.0版//2.12007-01-18杨雷第2.1版//记录每次升级的改进点。。。。。。。。。。。。。。。。。.//。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。/

8、/。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。------------------------------------------------------------------------