verilog代码书写规范

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1、Verilog代码书写规范2.5.1信号命名规则信号命名规则在团队开发中占据着重要地位，统一、有序的命名能大幅减少设计人员之间的冗余工作，还可便于团队成员代码的查错和验证。比较著名的信号命名规则当推Microsoft公司的“匈牙利”法，该命名规则的主要思想是“在变量和函数名中加入前缀以增进人们对程序的理解”。例如所有的字符变量均以ch为前缀，若是常数变量则追加前缀c。信号命名的整体要求为：命名字符具有一定的意义，直白易懂，且项目命名规则唯一。对于HDL设计，设计人员还需要注意以下命名规则。1．系统级信号的命名系

2、统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号。系统信号以字符串sys或syn开头；时钟信号以clk开头，并在后面添加相应的频率值；复位信号一般以rst或reset开头；置位信号为st或set开头。典型的信号命名方式如下所示：wire[7:0]sys_dout,sys_din;wireclk_32p768MHz;wirereset;wirest_counter;2．低电平有效的信号命名低电平有效的信号后一律加下划线和字母n。如：wireSysRst_n;wireFifoFull_n;3．过

3、锁存器锁存后的信号经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。如：信号CpuRamRd信号，经锁存后应命名为CpuRamRd_r。低电平有效的信号经过锁存器锁存后，其命名应在_n后加r。如：CpuRamRd_n信号，经锁存后应命名为CpuRamRd_nr多级锁存的信号，可多加r以标明。如：CpuRamRd信号，经两级触发器锁存后，应命名为CpuRamRd_rr。2.5.2模块命名规则HDL语言的模块类似于C语言中的函数，可采用C语言函数的大多数规则。模块的命名应该尽量用英文表达出其完成的功能

4、。遵循动宾结构的命名法则，函数名中动词在前，并在命名前加入函数的前缀，函数名的长度一般不少于2个字母。HDL模块的命名还需要考虑以下情况：1．模块的命名规则在系统设计阶段应该为每个模块进行命名。命名的方法是，将模块英文名称的各个单词首字母组合起来，形成3到5个字符的缩写。若模块的英文名只有一个单词，可取该单词的前3个字母。各模块的命名以3个字母为宜。例如：ArithmaticLogicalUnit模块，命名为ALU。DataMemoryInterface模块，命名为DMI。Decoder模块，命名为DEC。2．

5、模块之间接口信号的命名所有变量命名分为两个部分，第一部分表明数据方向，其中数据发出方在前，数据接收方在后，第二部分为数据名称。两部分之间用下划线隔离开。第一部分全部大写，第二部分所有具有明确意义的英文名全部拼写或缩写的第一个字母大写，其余部分小写。举例：wireCPUMMU_WrReq;下划线左边是第一部分，代表数据方向是从CPU模块发向存储器管理单元模块（MMU）。下划线右边Wr为Write的缩写，Req是Request的缩写。两个缩写的第一个字母都大写，便于理解。整个变量连起来的意思就是CPU发送给MMU的

6、写请求信号。模块上下层次间信号的命名也遵循本规定。若某个信号从一个模块传递到多个模块，其命名应视信号的主要路径而定。3．模块内部信号：模块内部的信号由几个单词连接而成，缩写要求能基本表明本单词的含义；单词除常用的缩写方法外（如：Clock->Clk,Write->Wr,Read->Rd等），一律取该单词的前几个字母（如：Frequency->Freq,Variable->Var等）；每个缩写单词的第一个字母大写；若遇两个大写字母相邻，中间添加一个下划线（如DivN_Cntr）；举例：SdramWrEn_n;Fl

7、ashAddrLatchEn;2.5.3代码格式规范1.分节书写格式各节之间加1到多行空格。如每个always，initial语句都是一节。每节基本上完成一个特定的功能，即用于描述某几个信号的产生。在每节之前有几行注释对该节代码加以描述，至少列出本节中所描述信号的含义。行首不要使用空格来对齐，而是用Tab键，Tab键的宽度设为4个字符宽度。行尾不要有多余的空格。2.注释的规范使用//进行的注释行以分号结束；使用/**/进行的注释，/*和*/各占用一行，并且顶头；例如：//Edgedetectorusedtosy

8、nchronizetheinputsignal；对于函数，应该从“功能”，“参数”，“返回值”、“主要思路”、“调用方法”、“日期”六个方面用如下格式注释：//程序说明开始//================================================================////功能：完成两个输入数的相加。//参数：strByDelete,strToDe