模块七 十进制可逆计数器

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1、模快七十进制可逆计数器的设计课时安排：理论2课时，实训14课时（电路设计仿真2课时，电路装配调试12课时）8.1教学目的要求8.1.1掌握十进制可逆计数器设计方案和方案论证的方法；8.1.2掌握十进制可逆计数器的设计方法；8.1.3熟悉编码器、译码器、数码管的使用；8.1.4学会电路的安装、焊接和调试方法。8.2教学重点十进制可逆计数器的方案设计及方案论证。8.3教学难点十进制可逆计数器的设计及参数计算。8.4教学内容8.4.1十进制可逆计数器的方案设计及方案论证。；8.4.2十进制可逆计数器的设计及参数计算；8.4.3编码器、译码器、数码管的使用；8.4.4十进制可逆计数器的组

2、装及功能调试。新课引入：模块题目：十进制可逆计数器的设计设计要求：1、可实现十进制计数的功能。2、可逆计数器：计数规律可按加法计数规律计数，也可按减法计数规律计数，由控制端决定。设计思路计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。1、 计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。7特点为（1）该电路一般为Moo

3、re型电路，输入端只有CP信号。（2）从电路组成看，其主要组成单元是时钟触发器。2、计数器分类  1）按CP脉冲输入方式分类    按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。    异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。2）按计数增减趋势分类  按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每

4、来一个CP脉冲，计数器加1）。减法计数器：计数器在CP脉冲作用下进行累减计数（每来一个CP脉冲，计数器减1）。可逆计数器：计数规律可按加法计数规律计数，也可按减法计数规律计数，由控制端决定。3）按数制分类按数制分为二进制计数器和非二进制计数器（一般为BCD码十进制计数器）两类。二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。如例5.1中所示电路就是同步四位二进制加法计数器；例5.4中所示电路为异步四位二进制减法计数器。BCD码十进制计数器：按二进制规律计数，但计数范围从0000到1001。如例12.2中所示电路为同步BCD码十进

5、制加法计数器。4）按计数器中使用的开关元件分类分为TTL计数器和CMOS计数器。设计方案7在十进制计数体制中，每位数都可能是0，1，2，…，9十个数码中的任意一个，且“逢十进一”。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。而四位编码总共有十六个状态。所以必须去掉其中的六个状态，至于去掉哪六个状态，可有不同的选择。这里考虑去掉1010～1111六个状态，即采用8421BCD码的编码方式来表示一位十进制数。8.5.18421BCD码异步十进制加计数器:用JK主从触发器组成的一位异步十进制加计数器如图所示。1.电路结构:由四个JK主从触发器组成，其

6、中FF0始终处于计数状态。Q0同时触发FF1和FF3，Q3反馈到J1，Q2Q1作为J3端信号。2.工作原理(1)工作波形分析法由逻辑图可知，在FF3翻转以前，即从状态0000到0111为止，各触发器翻转情况与异步二进制递增计数器相同。第八个脉冲输入后，四个触发器状态为1000，此时Q3＝0，使下一个FF0来的负阶跃电压不能使FF1翻转。因而在第十个脉冲输入后，触发器状态由1001变为0000，而不是1010，从而使四个触发器跳过1010～1111六个状态而复位到原始状态0000，其工作波形如图8(b)所示。当第十个脉冲作用后，产生进位输出信号C0=Q3Q0。(2)状态方程分析法:

7、首先列出各触发器驱动方程：7触发器在异步工作时，若有CP触发沿输入，其状态由特征方程确定，否则维持原态不变。这时触发器的特征方程可变为Qn+1=(JQn+KQn)CP↓+QnCP↓，其中CP↓＝1表示有CP触发沿加入，CP＝0表示没有CP触发沿加入。所以可以写出以下状态方程：根据以上状态方程，即可列出计数器的状态转移表，如表8.5.1所示。表8.5.1异步十进制加计数器的状态转移表以上两种方法均表明该逻辑电路具有8421码异步十进制递增计数的功能。１、系统组成框图２、单元电路的设