六十进制计数器

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1、单击Next单击Next单击Next单击Next单击Finish单击Next建好工程后，新建“VerilogHDLFiles”，步骤如下图：单击此按钮选中VerilogHDLFiles,单击OK再出现的text编辑窗口中输入六进制的代码如下：注意所保存的文件名要和模块的名字一致然后就是编译：1.首先将文件置为顶层文件，两种方式：①快捷键“ctrl+shift+J”②菜单栏选中project——>SetasTop_levelentity2.进行仿真：①快捷键“ctrl+L”②单击按钮③Processing——>StartCompilation编译成功后就是进行仿真了：新建仿真文件：

2、选择VectorWaveformFile，单击OK在左边空白处，右击后选择Insert，再选择InsertNodeandBus单击NodeFinder…Filter：选择Pin:all，单击list，左边框中出现顶层文件中的端口，选中需要的端口，单击中间’>’按钮，即可导入，单击OK按快捷键“ctrl+S”，保存仿真文件，命名为“cnt6”，之后，菜单栏——>Processing——>simulatorTool:先进行时序仿真，选中mode为Timing，选则input文件为cnt6.vwf，点击start：时序仿真波形图如下：单击“GenerateFunctionalSimul

3、ationNetlist”，单击start，进行功能仿真：功能仿真波形如下：2.VerilogHDL编写十进制计数器：具体步骤同上1，只把代码截图和仿真波形截图附上：时序仿真波形图如下：功能仿真波形如下图：2.VerilogHDL编写译码器：具体步骤同上1，只把代码截图和仿真波形截图附上：时序仿真波形图如下：功能仿真波形如下图：2.将以上三个模块级联获得60进制计数器，显示在数码管上：（1）先将三个模块生成符号文件，将模块文件置为顶层文件后，File——>Creat/update——>CreatSymbolFilesforCurrentfile（2）新建Blockdiagram/

4、SchematicFiles保存后，将此文件置为顶层文件，进行编译。（1）设置管脚：Assignments——>AssignmentsEditor(ctrl+shift+A)设置后进行编译。（2）实验箱上测试程序Tool——>Programmer：实验上的现象图如下：各模块代码如下：1.Cnt6:modulecnt6(CLK,Q);inputCLK;output[3:0]Q;reg[3:0]Q;always@(posedgeCLK)beginif(Q==5)Q=0;elseQ=Q+1;endendmodule2.Cnt10:modulecnt10(CLK,Q,C);inputCL

5、K;output[3:0]Q;outputC;regC;reg[3:0]Q;always@(posedgeCLK)beginif(Q==9)beginQ=0;C=1;endelsebeginQ=Q+1;C=0;endendendmodule3.Decode:moduledecode(code_in,code_out);input[3:0]code_in;output[6:0]code_out;reg[6:0]code_out;always@(code_in)begincase(code_in[3:0])4'b0000:code_out=7'b0000001;4'b0001:cod

6、e_out=7'b1001111;4'b0010:code_out=7'b0010010;4'b0011:code_out=7'b0000110;4'b0100:code_out=7'b1001100;4'b0101:code_out=7'b0100100;4'b0110:code_out=7'b1100000;4'b0111:code_out=7'b0001111;4'b1000:code_out=7'b0000000;4'b1001:code_out=7'b0001100;default:code_out=7'b1111111;endcaseendendmodule