eda课设 位进制频率计设计

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1、华东交通大学理工学院课程设计报告存档资料成绩:华东交通大学理工学院课程设计报告书所属课程名称实用EDA技术与VHDL教程题目　8位16进制频率计设计分院　　电信分院　　　专业班级通信2012-2学　　号20120210420216　　　学生姓名黄建军　　　　　指导教师谭尾琴　　　2016年6月24日212华东交通大学理工学院课程设计报告课程设计（论文）评阅意见序号项目等级优秀良好中等及格不及格1课程设计态度评价2出勤情况评价3任务难度4工作量饱满评价5设计中创新性评价6论文书写规范化评价7综合应用能力评价8综合评定登记评阅人谭尾琴2015年月日第12页

2、12华东交通大学理工学院课程设计报告目录一、设计任务与要求3二、设计系统的概述3三、总体电路图4四、课设使用设备4五、功能模块41、测频控制电路42、32位锁存器REG32B63、32位计数器COUNTER32B84、频率计顶层文件9六、硬件调试及结果分析111、测频控制电路112、32位锁存器123、32位计数器124、8位16进制频率计12七、设计体会12八、参考文献13第12页12华东交通大学理工学院课程设计报告一、设计任务与要求1、用EDA技术设计并实现8位十六进制频率计，及设计一个基于VHDL的八位十六进制频率计，学习较复杂的数字系统设计方法

3、。书面报告包括工作原理，工作模块图，仿真波形图和问题分析。2、分别仿真测试模块1,、2和3，在结合模块4完成频率计的完整设计和硬件实现，并给出其测频时序波形及其分析。3、将频率计改为8位10进制频率计，注意此设计电路的计数器必须是8个4位的10进制计数器。此外注意在测频速度上给予优化。二、设计系统的概述原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清0，为下一测频计数周期做好准备。测频控制信号可以由一个独立的发生器来产生。在一个标准信号的周期中计数出待

4、测信号的周期，从而得出待测信号的周期，进而得到待测信号的频率。通过待测信号与标准信号比较，而输出的8位16进制数或8位10进制数就是待测信号的频率值。（1）FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B的ENABL使能进行同步控制。（2）当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒钟的计数值锁存进各锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值。设置锁存器的好处是数

5、据显示稳定，不会由于周期性的清零信号而不断闪烁。（3）锁存信号后，必须有清零信号RST_CNT对计数器进行清零，为下一秒的计数操作作准备。（4）、8位16进制频率计由一个测频控制电路、一个32位锁存器和一个32位计数器组成。第12页12华东交通大学理工学院课程设计报告三、总体电路图四、课设使用设备PC机一台GW48-PK4试验系统一台下载器连接线若干五、功能模块1、测频控制电路设计频率极的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。VHDL程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE

6、.STD_LOGIC_UNSIGNED.ALL;ENTITYFTCTRLISPORT(CLKK:INSTD_LOGIC;CNT_EN:OUTSTD_LOGIC;第12页12华东交通大学理工学院课程设计报告RST_CNT:OUTSTD_LOGIC;Load:OUTSTD_LOGIC);ENDFTCTRL;ARCHITECTUREbehavOFFTCTRLISSIGNALDiv2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK'EVENTANDCLKK='1'THENDiv2CLK<=NOTDiv2CLK;ENDIF;

7、ENDPROCESS;PROCESS(CLKK,Div2CLK)BEGINIFCLKK='0'ANDDiv2CLK='0'THENRST_CNT<='1';ELSERST_CNT<='0';ENDIF;ENDPROCESS;Load<=NOTDiv2CLK;CNT_EN<=Div2CLK;ENDbehav;程序运行成功：第12页12华东交通大学理工学院课程设计报告仿真结果：FTCTRL封装模块：2、32位锁存器REG32B设置锁存器是为使显示的数据稳定，不会由于周期性的清零信号而不断闪烁；锁存器的位数应跟计数器一样。VHDL程序：LIBRARYIEEE

8、;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG32BISPORT(