基于eda的智能抢答器

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1、江西理工大学应用科学学院SOPC/EDA综合课程设计报告设计题目：智能抢答器设计者：学号：班级：指导老师：完成时间：设计报告综合测试总评格式（10）内容(40)图表（10）答辩（20）平时（20）22目录第一章2智能抢答器设计2第一节：基于VHDL智能抢答器21.1.0设计要求21.1.1设计分析与设计思路3第二章3抢答器各模块的设计与实现3第一节：系统结构分析32.1.0模块分析3第二节：抢答鉴别模块42.1.1抢答鉴别模块QDJB4第三节：计时模块62.1.2计时模块JSQ6第四节：记分模块82.

2、1.3记分模块JFQ8第五节：译码显示模块102.1.4译码器显示模块YMQ10第六节：系统元件例化122.1.5元件例化12第三章14采用动态显示14第一节：抢答鉴别功能14第二节：记时功能15第三节：记分功能17第四节：整体设计19第四章实习总结214.1总结：214.2参考文献2222第一章智能抢答器设计第一节：基于VHDL智能抢答器在许多比赛活动中，为了准确公正直观地判断出第一抢答者，通常设置一台抢答器，通过数显灯光及音响等多种手段指示出第一抢答者。同时还可以设置计时记分犯规及奖励记录等多种功

3、能。1.1.0设计要求：在抢答比赛中，为了公平起见一般要求系统具备以下功能：1）设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。2）第一抢答信号的鉴别和锁存功能。3）设置计时功能。4）设置记分功能。5）数码显示功能。1.1.1设计分析与设计思路：1）抢答器同时供4名选手或4个代表队比赛，抢答按钮分别用ABCD表示，ABCD为高电平则表示相应的按钮被按下。2）系统清零信号CLR，系统时钟信号CLK，记分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，

4、计时预置数据调整按钮TA；TB。3）系统的输出信号有：四组抢答成功与否的指示灯控制信号输出口LEDA；LEDB；LEDC；LEDD，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号若干，各组记分动态显示的控制信号若干。4）本系统应具有的功能有：第一抢答信号的鉴别和锁存功能，抢答计时功能，各组得分的累加和动态显示功能，抢答犯规记录功能。22第二章抢答器各模块的设计与实现第一节：系统结构分析2.1.0模块分析：根据抢答器的功能要求，可以得出下图所示的模块结构图。其中，抢答模块（QDJB）为整

5、个程序的核心，它实现了系统的抢答器线路测试功能.第一抢答信号的鉴别和锁存功能等其它功能；计分模块（JFQ）实现计分功能；计时模块（JSQ）则具有倒计时及计时完毕功能；显示模块（YMQ）具有数码显示分数功能。图2.1.0抢答器系统结构原理分析：将电路分为三个主要模块：抢答鉴别模块QDJB；计时模块JSQ；记分模块JFQ。可用静态显示，使用4个数码管，两个显示计时，一个显示组别，一个显示分数。第二节：抢答鉴别模块2.1.1抢答鉴别模块QDJB各组的抢答输入信号ABCD的排列组合在理论上应该有16种可能情况

6、，但实际上由于芯片的反应速度快到一定的程度时，两组以上同时抢答成功的可能性很小，所以设计时可只考虑ABCD分别抢答成功的四种情况。22其VHDL源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYQDJBIS PORT(CLR: INSTD_LOGIC;      A,B,C,D: INSTD_LOGIC; --4个组      A1,B1,C1,D1: OUTSTD_LOGIC;      STATES: OUTSTD_LOGIC_VECTOR(3D

7、OWNTO0));ENDENTITYQDJB;ARCHITECTUREARTOFQDJBISsignala_1,b_1,c_1,d_1:STD_LOGIC; BEGIN PROCESS(CLR,A,B,C,D)IS BEGINIFCLR='1'THENSTATES<="0000";a_1<='0';b_1<='0';c_1<='0';d_1<='0';--清零ELSIFa_1='1'orb_1='1'orc_1='1'ord_1='1'thennull;--锁存，当有一组选中时其他组再抢答没作用ELS

8、IFa='1'thena_1<='1';STATES<="0001";ELSIFb='1'thenb_1<='1';STATES<="0010";ELSIFc='1'thenc_1<='1';STATES<="0011";ELSIFd='1'thend_1<='1';STATES<="0100";ENDIF;a1<=a_1;b1<=b_1;c1<=c_1;d1<=d_1; ENDPROCESS;ENDARCHITECTUREART;图2.2.0抢答鉴别模