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1、数字电路与逻辑设计实验实验报告QuartusII原理图输入法设计与实现一．实验名称QuartusII原理图输入法设计与实现二．设计任务要求[实验目的]1.熟悉用QuartusII原理图输入法进行电路设计和仿真。2.掌握QuartusII图形模块单元的生成与调用；3.熟悉实验板的使用。[实验任务要求]1.掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。2.利用已生成的半加器实现全加器，仿真验证其功能，并能下载到实验板上进行测试。[实验元器件]计算机（QuartusII软件），数字系统与逻辑设计实验开发板三．设计思
2、路和原理图[半加器设计]1.半加器的应有两个输入值，两个输出值。A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。2.由数字电路与逻辑设计理论知识可知，半加器的逻辑表达式为：S=A⊕BC=AB3.选择两个逻辑门：异或门和与门。A,B为异或门和与门的输入，S为异或门的输出，C为与门的输出。4.利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。原理图如下：[全加器设计]1.全加器可以由两个半加器和一个或门构成。全加器有三个输入值，两个输出值：Ai为加数，Bi为被加数，Ci-1为低位向高位的进位。2．由数字电路与逻辑设计理论知识可知，全加器的
3、逻辑表达式为：S=Ai⊕Bi⊕Ci-1Ci=(Ai⊕Bi)Ci-1+AiBi3.利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。原理图如下：四．仿真波形图及波形分析设置输入A、B、C的周期，即可模拟真值表中000~111的八个输入状态，由此仿真出的结果即为真值表的F的取值。其中，A为最高位，B为中间位，C为最低位，故TA=2TB=4TC,具体数值根据元件工作频率计算得出。[半加器]当半加器的2个输入端都输入0时，即A=B=0时，则有输出：半加和S=0，进位端C=0。当半加器2个输入端有一个为1时，即A=1,B=0或A=0,B=1时，则有输出：半加和S=1，进位端
4、C=0。当半加器2个输入端都为1时，即A=B=1时，则有输出：半加和S=0，进位端进位C=1。输入结果存在冒险。[全加器]设置输入周期如下：1.工作频率f=1KHz,此时周期T=1000us,存在冒险，仿真结果如下：2.工作频率f=10MHz,此时周期T=100ns,存在冒险，但此时结果出现明显错误，仿真结果如下：当全加器2个输入端都输入都为0，若低位进位为0，即Ai=0，Bi=0,Ci-1=0,则输出Si=0，Ci=0。若低位进位为1，即Ai=0，Bi=0,Ci-1=1,则输出Si=1，Ci=0。当全加器2个输入端有一个输入为1，即Ai=0，Bi=1或即Ai=1，B
5、i=0，若低位进位为0，即Ci-1=0,则输出Si=1，Ci=0。若低位进位为1，即Ci-1=1,则输出Si=0，Ci=1。当全加器2个输入端都输入都为1，若低位进位为0，即Ai=1，Bi=1,Ci-1=0,则输出Si=0，Ci=1。若低位进位为1，即Ai=1，Bi=1,Ci-1=1,则输出Si=1，Ci=1。五．全加器VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYf_add
6、er;ARCHITECTUREaOFf_adderISCOMPONENTh_adderPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC;BEGINu1:h_adderPORTMAP(a=>ain,b=>bin,co=>d,so=>e);u2:h_adderPORTMAP(a=>e,b=>cin,co=>f,so=>sum);cout<=dORf;END;六．问题分析及解决方法1.绘制原理图时，插入INPUT和OUTPUT端口后，将其接至元器件引脚再拖开，发现端口脱离，
7、并未与元器件连接。出现以上情况，需将工具栏的图标选中。否则需要在引脚与输入输出端口间连引线。2.在设置输入波形的周期时，应按照真值表的顺序，使TA=2TB=4TC,才可保证输出结果按照二进制000~111的自然顺序排列，便于观察。3.保存文件时需小心，有些地方命名必须一致，例如：波形文件及thenameofthetop-leveldesignentityfortheproject等，以保证实验正确进行。4.将全加器的端口信号选入波形编辑器时，需将“filter”一栏选“Pins：all”才会在“NodesFound”中显示所有端口。5.观察仿真波形时
